[發明專利]半導體封裝

在審

• 申請號: 201610810326.X
• 申請日: 2016-09-08
• 公開（公告）號: CN106910732A
• 公開（公告）日: 2017-06-30
• 發明（設計）人: 周哲雅;許文松;陳南誠
• 申請（專利權）人: 聯發科技股份有限公司
• 主分類號: H01L23/498
• 分類號: H01L23/498;H01L23/538
• 代理公司: 深圳市威世博知識產權代理事務所(普通合伙)44280
• 代理人: 何青瓦

技術領域

本發明涉及半導體技術領域，尤其涉及一種使用倒裝芯片技術的半導體封裝。

背景技術

為了確保電子產品或通信設備(諸如可穿戴式設備)的小型化和多功能性，會要求半導體封裝具有小尺寸，以支持多針連接、高速和高功能。輸入/輸出(I/O)引腳數的增加再加上對高性能集成電路(IC)的需求增加，導致了倒裝芯片封裝的發展。倒裝芯片技術使用芯片/晶粒上的凸塊以與封裝基板互連，諸如印刷電路板(Printed Circuit Board，PCB)。倒置芯片并正面向下地接合至封裝基板。倒裝芯片技術實現了與設備的高密度互連。

但是，隨著芯片尺寸變小，相應地要求PCB的線寬和間距進一步縮小。如此，PCB的制造過程變得更加困難和復雜。而且PCB需要由適合微小布局的特殊材料制成。相應地，難以降低PCB及含該PCB的半導體封裝的制造成本。

因此，期望一種使用倒裝芯片技術并且具有更低制造成本的新的半導體封裝。

發明內容

有鑒于此，本發明實施例提供了一種半導體封裝，可以降低其制造成本。

本發明實施例提供了一種半導體封裝，包括：基座；多個第一導電結構；以及半導體元件，通過該多個第一導電結構接合至該基座；其中，該半導體元件包括：載體基底；多個第二導電結構；以及第一半導體主體，通過該多個第二導電結構接合至該載體基底；其中，該多個第一導電結構和該多個第二導電結構分別設置在該載體基底的兩相對表面上；其中，該載體基底及該基座均為該第一半導體主體的扇出結構。

其中，進一步包括：多個第三導電結構，接合在該基座上，并且該多個第一導電結構和該多個第三導電結構分別設置在該基座的兩相對表面上。

其中，該多個第一導電結構的尺寸大于該多個第二導電結構的尺寸且小于該多個第三導電結構的尺寸。

其中，該多個第一導電結構之間的間距大于該多個第二導電結構之間的間距，且小于該多個第三導電結構之間的間距。

其中，該多個第三導電結構之間的間距與該多個第二導電結構之間的間距之比值介于5～9之間，并且該多個第三導電結構之間的間距與該多個第一導電結構之間的間距之比值大于1且小于等于3。

其中，該半導體元件進一步包括：模塑料，設置在該載體基底上，并且圍繞該第一半導體主體及該多個第二導電結構。

其中，進一步包括：底膠填充材質，設置在該基座上，并且圍繞該半導體元件及該多個第一導電結構，以及填充該半導體元件與該基座之間的間隙。

其中，該載體基底的寬度大于該第一半導體主體的寬度，且小于該基座的寬度。

其中，該第一半導體主體為半導體晶粒。

其中，該半導體元件還包括：第二半導體主體，與該第一半導體主體并排設置在該載體基底上或者堆疊在該第一半導體主體上。

其中，該第一半導體主體使用倒裝芯片方式接合至該載體基底。

其中，當該第二半導體主體與該第一半導體主體并排設置在該載體基底上時，該第二半導體主體使用倒裝芯片或者線接合方式接合至該載體基底。

其中，當該第二半導體主體堆疊在該第一半導體主體上時，該第二半導體主體使用線接合方式接合至該載體基底。

其中，進一步包括：散熱基座，通過黏合層附著至該基座，并且覆蓋該半導體元件。

其中，進一步包括：散熱界面材料，位于該散熱基座與該半導體元件之間。

其中，該載體基底包括：導線，該第二導電結構直接接合在該導線上。

其中，該導線為細長形的。

其中，該導線用于攜帶輸入/輸出信號、接地信號或電源信號穿過該載體基底的至少一部分。

其中，該導線的頂面位于該載體基底面向該半導體主體的表面的上方、下方或者對齊。

其中，該導線的寬度小于該第一半導體主體上的連接至該第二導電結構的接墊的寬度。

其中，該導線的形狀不同于該第一半導體主體上的連接至該第二導電結構的接墊的形狀。

其中，該第二導電結構包括：焊錫蓋層，直接接觸該導線。

其中，該第二導電結構包括：寬度大于該導線的寬度的銅層和/或寬度大于該導線的寬度的焊錫蓋層。

本發明實施例的有益效果是：