[發明專利]一種低功耗亞閾值全MOS管的基準電壓源的設計

在審

• 申請號: 201610804744.8
• 申請日: 2016-09-06
• 公開（公告）號: CN107797601A
• 公開（公告）日: 2018-03-13
• 發明（設計）人: 張國俊;張濤
• 申請（專利權）人: 電子科技大學
• 主分類號: G05F1/565
• 分類號: G05F1/565
• 代理公司: 暫無信息
• 代理人: 暫無信息

技術領域

本發明屬于模擬集成電路領域，涉及到集成電路中基準電壓產生技術，更確切的說是一種低功耗亞閾值全MOS基準電壓源的設計。

背景技術

基準電壓源是模擬電路中的重要模塊，常常被應用于電源管理芯片、數模轉換器等電路中，為電路其他模塊提供電壓參考。在基準電壓源的研究中，研究更多的是如何實現低溫漂特性，對功耗研究較少，并且很多都是基于帶隙基準，然而帶隙基準對電源電壓要求較高，并且常規電阻的使用導致芯片面積較大，因此，有必要設計一種具有低功耗全MOS管亞閾值特性的基準源電路。

發明內容

本發明的主要目的是提供一種新型的適用于低電源電壓的低功耗亞閾值全MOS管基準電壓源電路，電路具有在很寬溫度范圍內的低溫度系數特性，使用工作于線性區的MOS管代替電阻實現全MOS結構并減小電路芯片面積，并且輸出基準電壓為線性區MOS管提供偏置電壓，避免設計額外的偏置電路以進一步降低功耗。

本發明的技術方案為：一種低功耗亞閾值全MOS基準電壓源電路，

該電路包括基準核心電路、啟動電路。

所述基準核心電路由PMOS管M1、M2、M3、M4、M8和NMOS管M5、M6、M7、M9構成；其中，M1的源級接電源VDD，柵極接M2的柵極，漏極接M3的源級；M2的源級接電源VDD，柵極和漏極接到一起，接到M4的源極；M3的柵極接到M4的柵極，漏極接到M5的漏極；M4的柵極與漏極接到一起，接到M6的漏極；M5的柵極接到漏極，源級接到地GND；M6的柵極接到M5的柵極，源級接到M7的漏極；M7的柵極接到M9的柵極，源級接到地GND；M8的源級接電源VDD，柵極接M2的柵極，漏極接M9的漏極；M9的柵極接漏極，源級接地GND。

所述啟動電路由PMOS管M10、M11、M12構成；M10的源級接電源VDD，柵極接到M12的源級，漏極接M11的柵極；M11的源級和漏極接到一起，接到地GND；M12的柵極接M11的柵極，漏極接地GND。

本發明的有益效果為降低基準電壓源的功耗，不僅能降低供電電源電源和靜態電流，而且能降低芯片版圖面積，同時在整個溫度范圍內保持低溫漂系數。

附圖說明

圖1為亞閾值基準源基本結構。

圖2為本發明中基準電壓源的完整原理圖。

圖3為電路溫度特性仿真示意圖。

圖4為電路靜態電流特性仿真示意圖。

具體實施方式

下面結合附圖對本發明的具體實施方式進行詳細描述。

本發明的低功耗亞閾值全MOS基準電壓源電路，如圖2所示，該電路包括基準核心電路、啟動電路。

所述基準核心電路由PMOS管M1、M2、M3、M4、M8和NMOS管M5、M6、M7、M9構成；其中，M1的源級接電源VDD，柵極接M2的柵極，漏極接M3的源級；M2的源級接電源VDD，柵極和漏極接到一起，接到M4的源極；M3的柵極接到M4的柵極，漏極接到M5的漏極；M4的柵極與漏極接到一起，接到M6的漏極；M5的柵極接到漏極，源級接到地GND；M6的柵極接到M5的柵極，源級接到M7的漏極；M7的柵極接到M9的柵極，源級接到地GND；M8的源級接電源VDD，柵極接M2的柵極，漏極接M9的漏極；M9的柵極接漏極，源級接地GND。

所述啟動電路由PMOS管M10、M11、M12構成；M10的源級接電源VDD，柵極接到M12的源級，漏極接M11的柵極；M11的源級和漏極接到一起，接到地GND；M12的柵極接M11的柵極，漏極接地GND。

本發明的工作原理為：利用亞閾值區兩個CMOS管柵源電壓之差ΔVGS產生PTAT電流I0，從而得到一定溫度范圍內零溫度系數的基準電壓電路。

如圖1所示為亞閾值基準電壓源電路結構，I₀為電流源，晶體管M0工作在飽和區，飽和區電流為：

所以基準電壓V_REF為：

式中第一項閾值電壓V_TH具有負溫度特性，為了得到零溫度系數的基準電壓，就要求式中第二項要具有正溫度系數。