[發(fā)明專利]一種半導(dǎo)體器件及其制作方法、電子裝置

在審

• 申請(qǐng)?zhí)枺?/td>: 201610802468.1
• 申請(qǐng)日: 2016-09-05
• 公開（公告）號(hào): CN107799410A
• 公開（公告）日: 2018-03-13
• 發(fā)明（設(shè)計(jì)）人: 趙猛
• 申請(qǐng)（專利權(quán)）人: 中芯國際集成電路制造（上海）有限公司;中芯國際集成電路制造（北京）有限公司
• 主分類號(hào): H01L21/28
• 分類號(hào): H01L21/28;H01L21/336;H01L29/78;H01L29/417
• 代理公司: 北京市磐華律師事務(wù)所11336
• 代理人: 高偉,張建

技術(shù)領(lǐng)域

本發(fā)明涉及半導(dǎo)體技術(shù)領(lǐng)域，具體而言涉及一種半導(dǎo)體器件及其制作方法、電子裝置。

背景技術(shù)

隨著半導(dǎo)體技術(shù)的發(fā)展，集成電路尤其是超大規(guī)模集成電路中的主要器件金屬-氧化物-半導(dǎo)體場(chǎng)效應(yīng)晶體管(簡(jiǎn)稱MOSFET)的幾何尺寸一直在不斷縮小，半導(dǎo)體器件的特征尺寸已經(jīng)縮小到納米級(jí)別。半導(dǎo)體器件在這種特征尺寸下，傳統(tǒng)平面制作半導(dǎo)體器件的方法無法適用了。于是人們提出了各種新型的半導(dǎo)體器件結(jié)構(gòu)，其中鰭式場(chǎng)效應(yīng)晶體管(FinFET)是用于22nm及以下工藝節(jié)點(diǎn)的先進(jìn)半導(dǎo)體器件結(jié)構(gòu)，其可以有效控制器件按比例縮小所導(dǎo)致的難以克服的短溝道效應(yīng)。

對(duì)于FinFET器件，由于鰭片尺寸較小，如果直接在鰭片上形成源極和漏極，則會(huì)由于源極和漏極尺寸太小，后續(xù)難以形成接觸孔或容易導(dǎo)致接觸孔連接不良，為此人們提出在鰭片上采用外延工藝來生長(zhǎng)形成面積較大的源漏極，但是目前這種方法存在外延薄膜不易生長(zhǎng)成較大面積的問題，從而不能很好地獲得滿足要求的源漏極，而且隨著器件尺寸的不斷縮小，這一問題越來越明顯。

因此，有必要提出一種新的制作方法，以解決上述存在的問題。

發(fā)明內(nèi)容

在發(fā)明內(nèi)容部分中引入了一系列簡(jiǎn)化形式的概念，這將在具體實(shí)施方式部分中進(jìn)一步詳細(xì)說明。本發(fā)明的發(fā)明內(nèi)容部分并不意味著要試圖限定出所要求保護(hù)的技術(shù)方案的關(guān)鍵特征和必要技術(shù)特征，更不意味著試圖確定所要求保護(hù)的技術(shù)方案的保護(hù)范圍。

針對(duì)現(xiàn)有技術(shù)的不足，本發(fā)明提出一種半導(dǎo)體器件的制作方法，可以在FinFET器件中形成接觸面積較大的源漏極。

本發(fā)明一方面提供一種半導(dǎo)體器件的制作方法，其包括下述步驟：提供半導(dǎo)體襯底，在所述半導(dǎo)體襯底上待形成源極和漏極的區(qū)域通過外延法形成第一外延層；在所述第一外延層上通過外延法形成第二外延層，以形成源極和漏極。

優(yōu)選地，所述第一外延層與所述半導(dǎo)體襯底晶格匹配，所述第二外延層具有高應(yīng)力。

優(yōu)選地，所述第一外延層為SiSn外延層或SiP外延層。

優(yōu)選地，所述第二外延層為SiGe外延層、SiGeSn外延層或SiC外延層。

優(yōu)選地，還包括下述步驟：在所述半導(dǎo)體襯底上形成鰭片，在所述鰭片上形成柵極結(jié)構(gòu)；在所述柵極結(jié)構(gòu)兩側(cè)形成所述源極和漏極。

優(yōu)選地，還包括下述步驟：去除所述柵極結(jié)構(gòu)兩側(cè)的鰭片以露出所述鰭片下方的半導(dǎo)體襯底；在所述露出的半導(dǎo)體襯底上形成所述源極和漏極。

優(yōu)選地，還包括下述步驟：對(duì)所述源極和漏極執(zhí)行離子注入。

優(yōu)選地，所述注入離子為C、N或F。

本發(fā)明提出的半導(dǎo)體器件的制作方法，首先采用與襯底晶格匹配度更高的材料形成第一外延層，以作為種子層，然后在第一外延層上形成應(yīng)力較高的第二外延層，以最終形成源漏極，這樣利于外延層的生長(zhǎng)，可以形成接觸面積較大的源極和漏極。

本發(fā)明另一方面提供一種采用上述方法制作的半導(dǎo)體器件，該半導(dǎo)體器件包括：半導(dǎo)體襯底，在所述半導(dǎo)體襯底上形成有柵極以及位于所述柵極兩側(cè)的源極和漏極，其中所述源極和漏極包括第一外延層和第二外延層，所述第一外延層與所述半導(dǎo)體襯底晶格匹配，所述第二外延層具有高應(yīng)力。

示例性地，所述第一外延層為SiSn外延層或SiP外延層。

示例性地，所述第二外延層為SiGe外延層、SiGeSn外延層或SiC外延層。

本發(fā)明提出的半導(dǎo)體器件，可以形成接觸面積較大的源漏極，因而接觸性能良好，此外可以更有效地抑制短溝道效應(yīng)，并具有更好地器件性能。

本發(fā)明再一方面提供一種電子裝置，其包括如上所述的半導(dǎo)體器件以及與所述半導(dǎo)體器件相連接的電子組件。

本發(fā)明提出的電子裝置，由于具有上述半導(dǎo)體器件，因而具有類似的優(yōu)點(diǎn)。

附圖說明

本發(fā)明的下列附圖在此作為本發(fā)明的一部分用于理解本發(fā)明。附圖中示出了本發(fā)明的實(shí)施例及其描述，用來解釋本發(fā)明的原理。

附圖中：

圖1示出了根據(jù)本發(fā)明一實(shí)施方式的半導(dǎo)體器件的制作方法的步驟流程圖；

圖2A～圖2E示出了根據(jù)本發(fā)明一實(shí)施方式的半導(dǎo)體器件的制作方法依次實(shí)施各步驟所獲得半導(dǎo)體器件的示意性俯視圖；

圖3A～圖3E示出了根據(jù)本發(fā)明一實(shí)施方式的半導(dǎo)體器件的制作方法依次實(shí)施各步驟所獲得半導(dǎo)體器件的示意性剖面圖；

圖4A和圖4B分別示出了根據(jù)本發(fā)明一實(shí)施方式的半導(dǎo)體器件的示意性俯視圖和剖視圖；

圖5示出了根據(jù)本發(fā)明一實(shí)施方式的電子裝置的示意圖。