[發明專利]半導體集成電路

有效

• 申請號: 201610783800.4
• 申請日: 2016-08-31
• 公開（公告）號: CN106887423B
• 公開（公告）日: 2019-05-07
• 發明（設計）人: 林楷竣;池育德;李嘉富
• 申請（專利權）人: 臺灣積體電路制造股份有限公司
• 主分類號: H01L23/528
• 分類號: H01L23/528;H01L23/525;H01L27/112;G11C11/16;G11C11/22;G11C13/00
• 代理公司: 北京德恒律治知識產權代理有限公司 11409
• 代理人: 章社杲;李偉

1.一種半導體集成電路，包括：

襯底；

第一晶體管和第二晶體管，所述第一晶體管和所述第二晶體管的每一個均具有在在所述襯底中的源極區域、漏極區域以及在所述襯底上的柵極區域；

第一圖案化的導電層，位于所述第一晶體管和所述第二晶體管上方且具有第一部分和第二部分，所述第一圖案化的導電層的第一部分電連接至所述第一晶體管的漏極區域，所述第一圖案化的導電層的第二部分電連接至所述第二晶體管的漏極區域，所述第一圖案化的導電層的第一部分和第二部分彼此隔離；

第二圖案化的導電層，位于所述第一圖案化的導電層上方；

存儲元件，位于所述第一圖案化的導電層的第一部分與所述第二圖案化的導電層之間；以及

第一導電元件，位于所述第一圖案化的導電層的第二部分與所述第二圖案化的導電層之間，

其中，所述第一圖案化的導電層的第二部分還包括第一區段和第二區段，并且所述第二區段和所述第二晶體管的漏極區域均與所述第一區段電隔離。

2.根據權利要求1所述的半導體集成電路，還包括：第三晶體管，具有在所述襯底中的源極區域、漏極區域以及在所述襯底上的柵極區域，其中，在所述第三晶體管上的所述第一圖案化的導電層還包括電連接至所述第三晶體管的漏極區域的第三部分，其中，所述第一圖案化的導電層的第一部分、第二部分和第三部分彼此隔離。

3.根據權利要求2所述的半導體集成電路，其中，所述第一圖案化的導電層的整個第三部分與所述第二圖案化的導電層隔離。

4.根據權利要求2所述的半導體集成電路，其中，所述第一圖案化的導電層的第三部分的至少一部分與所述第二圖案化的導電層隔離。

5.根據權利要求4所述的半導體集成電路，其中，所述第一圖案化的導電層的第三部分和/或所述第二圖案化的導電層還包括可熔器件。

6.根據權利要求4所述的半導體集成電路，其中，所述第一圖案化的導電層的第三部分包括第一區段和與所述第一區段隔離的第二區段。

7.根據權利要求6所述的半導體集成電路，還包括：第二導電元件，所述第二導電元件將所述第一圖案化的導電層的第三部分的所述第一區段電連接至所述第二圖案化的導電層。

8.根據權利要求6所述的半導體集成電路，其中，所述第一圖案化的導電層的第三部分的所述第二區段電連接至所述第三晶體管的漏極區域。

9.根據權利要求1所述的半導體集成電路，其中，所述第一導電元件是可熔器件。

10.根據權利要求1所述的半導體集成電路，其中，所述第一圖案化的導電層的第二部分還包括可熔器件。

11.根據權利要求10所述的半導體集成電路，其中，所述可熔器件將所述第一圖案化的導電層的第二部分分割成第一區段和第二區段。

12.一種半導體集成電路，包括：

襯底；

第一晶體管和第二晶體管，所述第一晶體管和所述第二晶體管的每一個均具有在所述襯底中的源極區域、漏極區域以及在所述襯底上的柵極區域；

第一圖案化的導電層，位于所述第一晶體管和所述第二晶體管上方且至少具有第一部分和第二部分，所述第一圖案化的導電層的第一部分電連接至所述第一晶體管的漏極區域，所述第一圖案化的導電層的第二部分電連接至所述第二晶體管的漏極區域，所述第一圖案化的導電層的第一部分和第二部分彼此隔離；

第二圖案化的導電層，位于所述第一圖案化的導電層上方；以及

存儲元件，位于所述第一圖案化的導電層的第一部分與所述第二圖案化的導電層之間，

其中，所述第一圖案化的導電層的第二部分的至少一部分與所述第二圖案化的導電層隔離。