[發明專利]半導體結構及其制造方法

有效

• 申請號: 201610756324.7
• 申請日: 2016-08-29
• 公開（公告）號: CN107785422B
• 公開（公告）日: 2021-07-13
• 發明（設計）人: 趙猛
• 申請（專利權）人: 中芯國際集成電路制造(上海)有限公司;中芯國際集成電路制造(北京)有限公司
• 主分類號: H01L29/78
• 分類號: H01L29/78;H01L21/336
• 代理公司: 北京集佳知識產權代理有限公司 11227
• 代理人: 高靜;吳敏

一種半導體結構及其制造方法，所述方法包括：提供基底；刻蝕基底，形成襯底以及凸出于襯底的鰭部；在相鄰鰭部之間的襯底內形成溝槽；在溝槽側壁的襯底內形成防擴散摻雜區；形成防擴散摻雜區后，在所述溝槽中形成隔離結構；形成橫跨鰭部且覆蓋部分鰭部頂部和側壁表面的柵極結構；在柵極結構兩側鰭部內形成源漏摻雜區。本發明在相鄰鰭部之間的襯底內形成溝槽后，在溝槽側壁襯底內形成防擴散摻雜區；后續在柵極結構兩側的鰭部內形成源漏摻雜區后，防擴散摻雜區位于源漏摻雜區之間的鰭部底部，即位于器件溝道區位置處；所述防擴散摻雜區可以抑制源漏摻雜區的摻雜離子向溝道區擴散，從而可以減少溝道漏電流，進而可以提高半導體結構的電學性能。

技術領域

本發明涉及半導體領域，尤其涉及一種半導體結構及其制造方法。

背景技術

隨著半導體工藝技術的逐步發展，半導體工藝節點遵循摩爾定律的發展趨勢不斷減小。為了適應工藝節點的減小，不得不不斷縮短MOSFET的溝道長度。溝道長度的縮短具有增加芯片的管芯密度，增加MOSFET的開關速度等好處。

然而，隨著器件溝道長度的縮短，器件源極與漏極間的距離也隨之縮短，因此柵極對溝道的控制能力變差，使得亞閾值漏電(subthreshold leakage)現象，即所謂的短溝道效應(SCE：short-channel effects)更容易發生，使晶體管的溝道漏電流增大。

為了減小短溝道效應對半導體器件的影響，降低溝道漏電流，超淺結技術被開發出來，超淺結可以較好地改善器件的短溝道效應，但是隨著器件尺寸及性能的進一步提高，結漏電流現象是超淺結技術亟需解決的問題。

因此，為了更好的適應器件尺寸按比例縮小的要求，半導體工藝逐漸開始從平面MOSFET向具有更高功效的三維立體式的晶體管過渡，如鰭式場效應管(FinFET)。FinFET中，柵極至少可以從兩側對超薄體(鰭部)進行控制，與平面MOSFET相比，柵極對溝道的控制能力更強，能夠很好的抑制短溝道效應；且FinFET相對于其他器件，與現有集成電路制造具有更好的兼容性。

但是，即使在超淺結技術中引入FinFET結構，現有技術半導體結構的電學性仍能有待提高。

發明內容

本發明解決的問題是提供一種半導體結構及其制造方法，優化半導體結構的電學性能。

為解決上述問題，本發明提供一種半導體結構的制造方法，包括：提供基底；刻蝕所述基底，形成襯底以及凸出于所述襯底的鰭部；在相鄰所述鰭部之間的襯底內形成溝槽；對所述溝槽側壁進行離子摻雜，在所述溝槽側壁的襯底內形成防擴散摻雜區；形成所述防擴散摻雜區后，在所述溝槽中形成隔離結構；形成橫跨所述鰭部且覆蓋部分鰭部頂部和側壁表面的柵極結構；在所述柵極結構兩側的鰭部內形成源漏摻雜區。

可選的，所述基底用于形成N型晶體管，所述離子摻雜的步驟采用N離子和C離子中的一種或兩種。

可選的，所述基底用于形成P型晶體管，所述離子摻雜的步驟采用N離子、C離子和F離子中的一種或多種。

可選的，在所述溝槽側壁的襯底內形成防擴散摻雜區的步驟包括：對所述溝槽側壁進行離子注入工藝。

可選的，摻雜離子包括F離子，所述離子注入工藝的步驟中，F離子的注入離子能量為4KeV至20KeV，注入離子劑量為1E14原子每平方厘米至1E15原子每平方厘米，注入角度為0度至35度；摻雜離子包括N離子，所述離子注入工藝的步驟中，N離子的注入離子能量為4KeV至20KeV，注入離子劑量為5E13原子每平方厘米至1E15原子每平方厘米，注入角度為0度至35度；摻雜離子包括C離子，所述離子注入工藝的步驟中，C離子的注入離子能量為2KeV至10KeV，注入離子劑量為1E14原子每平方厘米至5E14原子每平方厘米，注入角度為0度至35度。