[發(fā)明專利]一種高速任意波形產(chǎn)生電路

在審

• 申請?zhí)枺?/td>: 201610747633.8
• 申請日: 2016-08-30
• 公開（公告）號: CN107783590A
• 公開（公告）日: 2018-03-09
• 發(fā)明（設(shè)計(jì)）人: 馬曉偉
• 申請（專利權(quán)）人: 馬曉偉
• 主分類號: G06F1/02
• 分類號: G06F1/02
• 代理公司: 暫無信息
• 代理人: 暫無信息

所屬技術(shù)領(lǐng)域

本發(fā)明涉及一種高速任意波形產(chǎn)生電路，適用于電源領(lǐng)域。

背景技術(shù)

信號源是能按照用戶需求產(chǎn)生各種規(guī)則的或非規(guī)則的信號，同時(shí)能對信號的幅度、相位、頻率等指標(biāo)進(jìn)行調(diào)節(jié)的設(shè)備，是電子及測量領(lǐng)域中常用的設(shè)備，常用來模擬各種信號，或用于恢復(fù)現(xiàn)場采集的信號。

雖然信號源有各種術(shù)語和名稱，但在各類信號源產(chǎn)品中，更多的是采用函數(shù)和波形發(fā)生器這一名稱。信號發(fā)生器通常能產(chǎn)生低頻到幾GHz的高保真的正弦信號，并且能提供衰減、調(diào)制和掃頻等各種功能。而函數(shù)發(fā)生器則是一個(gè)較低頻率范圍的儀器，能夠提供正弦、方波、脈沖、三角波和鋸齒波等波形的信號源。函數(shù)發(fā)生器提供這些標(biāo)準(zhǔn)功能，輸出信號頻率從直流到幾MHz，而通常輸出電壓范圍較大。而任意波形發(fā)生器則是一個(gè)高度靈活的信號源，能根據(jù)內(nèi)部的數(shù)字存儲器內(nèi)建數(shù)據(jù)逐點(diǎn)產(chǎn)生任意波形，重構(gòu)波形通常使用時(shí)鐘頻率范圍為幾GHz的數(shù)模轉(zhuǎn)換器(DAC)轉(zhuǎn)換為模擬波形。任意波形發(fā)生器還可以使用內(nèi)部算法產(chǎn)生標(biāo)準(zhǔn)信號來代替?zhèn)鹘y(tǒng)的函數(shù)信號發(fā)生器。由于任意波形發(fā)生器的靈活性和高度可擴(kuò)展性，在現(xiàn)代需求較高的應(yīng)用中逐漸受到越來越多的關(guān)注，而國內(nèi)外也都致力于提高任意波形發(fā)生器的性能指標(biāo)。

隨著電子技術(shù)的發(fā)展，特別是大規(guī)模集成電路的發(fā)展，電子設(shè)備都逐漸轉(zhuǎn)向數(shù)字化。信號源作為測試系統(tǒng)的關(guān)鍵設(shè)備也從以前的模擬分立元件實(shí)現(xiàn)轉(zhuǎn)為數(shù)字化系統(tǒng)，而對此貢獻(xiàn)最大的則是數(shù)字頻率合成技術(shù)。數(shù)字頻率合成技術(shù)是1971年提出的，在進(jìn)幾十年得到了快速發(fā)展，特別是在信號源應(yīng)用領(lǐng)域應(yīng)用越來越廣泛。DDS技術(shù)以高頻率分辨率、快速的轉(zhuǎn)換時(shí)間、無相位跳變、切換速度快等特點(diǎn)逐步取代了傳統(tǒng)的鎖相環(huán)頻率合成等技術(shù)，成為當(dāng)今主流的信號合成技術(shù)。

任意波形包括逐點(diǎn)對用戶定義的波形合成，這為用戶自己創(chuàng)建儀器中沒有的波形提供了無限的靈活性。用戶將波形數(shù)據(jù)下載到儀器內(nèi)部的存儲器中，編程確定波形大小和DAC時(shí)鐘速率。DAC時(shí)鐘速率確定了每個(gè)數(shù)據(jù)點(diǎn)從數(shù)字信號轉(zhuǎn)換為模擬信號之間的時(shí)間間隔，波形大小控制用戶定義的任意波形的總持續(xù)時(shí)間。

隨著電子設(shè)備變得越來越復(fù)雜，需要更復(fù)雜的信號刺激?，F(xiàn)代波形發(fā)生器是非常強(qiáng)大，但對用戶來說使用的復(fù)雜性也大大增加。任意波形發(fā)生器這一在大多數(shù)測試系統(tǒng)中使用的儀器是一種非常強(qiáng)大的信號合成工具，但很多用戶只能使用任意波形發(fā)生器強(qiáng)大功能中的一小部分，因此如何加強(qiáng)任意波形發(fā)生器的易用性以及明確任意波形發(fā)生器的技術(shù)指標(biāo)也是目前所面臨的問題。

發(fā)明內(nèi)容

本發(fā)明提供一種高速任意波形產(chǎn)生電路，電路結(jié)構(gòu)緊湊，體積小，采樣速率可達(dá)1Gsps，垂直分辨率14bit，工作穩(wěn)定，適應(yīng)性好，提高了工作效率，功耗低，且具有良好的抗干擾性和可靠性。

本發(fā)明所采用的技術(shù)方案是。

高速任意波形產(chǎn)生電路由時(shí)鐘電路、DAC電路、AD9739同步電路、DAC變壓器耦合電路、DAC放大器輸出電路組成。

所述時(shí)鐘電路共有兩路DAC，每路DAC均工作在>=1GSPS的轉(zhuǎn)換速率下，系統(tǒng)采用ADF4350作為系統(tǒng)時(shí)鐘源，再通過專用時(shí)鐘扇出芯片ADCLK946實(shí)現(xiàn)多路時(shí)鐘信號輸出，同時(shí)驅(qū)動(dòng)兩路DAC。 ADF4350與ADCLK946采用交流耦合方式連接，在ADCLK946輸入端將VT和VREF信號通過一個(gè)電容連接到地實(shí)現(xiàn)100歐的差分端接ADF4350的一對差分輸出直接用過隔直電容耦合到輸入端。 AD9739時(shí)鐘電路接口可通過具有快速壓擺率的LUPECL或CML驅(qū)動(dòng)器實(shí)現(xiàn)優(yōu)良的抖動(dòng)性能，AD9739時(shí)鐘輸入端還能夠通過調(diào)整共模電壓以及時(shí)鐘偏移實(shí)現(xiàn)性能優(yōu)化。差分端接有利于隔離直流電平，這在采用不同電壓的供電系統(tǒng)中非常重要。由于LUPECL輸出是高電平，因此在輸出端需要采用下拉電阻將輸出信號拉低以產(chǎn)生低電平信號。ADCLK946與AD9739之間時(shí)鐘信號線采用100歐差分帶狀線設(shè)計(jì)，這樣減小了采用單端非耦合走線時(shí)受到的外接干擾，同時(shí)保持阻抗匹配也減小了因反射等因素對信號質(zhì)量的影響。

所述AD9739同步電路中，兩路DAC主時(shí)鐘DAC_ CLK信號通過ADCLK946扇出實(shí)現(xiàn)同步，兩片DAC的DCO時(shí)鐘信號分別接到FPGA的FPLL時(shí)鐘引腳上，直接用于DAC接口數(shù)據(jù)的產(chǎn)生。SYNC_ OUT信號通過SY89832U扇出芯片連接到兩片DAC的SYNC_ IN輸入端實(shí)現(xiàn)同步。