[發明專利]封裝件結構及其制造方法

在審

• 申請號: 201610741043.4
• 申請日: 2016-08-26
• 公開（公告）號: CN106653615A
• 公開（公告）日: 2017-05-10
• 發明（設計）人: 劉子正;劉重希;郭宏瑞;胡毓祥
• 申請（專利權）人: 臺灣積體電路制造股份有限公司
• 主分類號: H01L21/50
• 分類號: H01L21/50;H01L21/56;H01L23/31
• 代理公司: 北京德恒律治知識產權代理有限公司11409
• 代理人: 章社杲,李偉

技術領域

本發明的實施例涉及半導體領域，更具體地涉及封裝件結構及其制造方法。

背景技術

半導體器件用于多種電子應用，諸如個人計算機、手機、數碼相機和其他電子設備。通常，通過在半導體襯底上方相繼沉積絕緣層或介電層、導電層和半導體材料層，并使用光刻圖案化各個材料層以在所述材料層上形成電路組件和元件來制造半導體器件。通常，在單個半導體晶圓上制造數十或數百個集成電路。通過沿著劃線鋸切集成電路來分割單獨的管芯。然后，將單獨的管芯分別封裝在多芯片模塊中、或封裝在其他類型的封裝件中。

由于多種電子組件(例如，晶體管、二極管、電阻器、電容器等)的集成度的不斷提高，所以半導體工業經歷了快速發展。大體上，該集成度的提高源自最小部件尺寸(例如，朝向亞20nm節點縮小半導體工藝節點)的不斷減小，其允許將更多的組件集成到給定的區域中。由于最近對微型化、更高速度和更大帶寬以及更低功率消耗和延時(latency)的需求不斷增長，因此亟需用于半導體管芯的更小和更具創造性的封裝技術。

隨著半導體技術進一步發展，諸如三維集成電路(3DIC)的堆疊式半導體器件出現，并成為進一步減少半導體器件的物理尺寸的有效替代物。在堆疊式半導體器件中，在不同半導體晶圓上制造諸如邏輯器、存儲器、處理器電路等的有源電路。可將兩個或多個半導體晶圓安裝在或堆疊在另一個半導體晶圓的頂部上以進一步減小半導體器件的形狀因子。堆疊式封裝(POP)器件是一種類型的3DIC，其中，將管芯封裝，然后與另一個封裝的管芯或一些管芯封裝在一起。

發明內容

本發明的實施例提供了一種形成半導體器件的方法，所述方法包括：在襯底上形成貫通孔，所述貫通孔延伸穿過模制材料；在所述貫通孔和所述模制材料上方沉積介電層；在第一曝光劑量下，在所述介電層的第一區域上實施第一曝光工藝；在第二曝光劑量下，在所述介電層的第二區域上實施第二曝光工藝，其中，所述介電層的所述第二區域的一部分與所述介電層的所述第一區域的一部分重疊；以及顯影所述介電層。

本發明的實施例還提供了一種形成半導體的方法，所述方法包括：在襯底上形成貫通孔；沿著所述貫通孔的側壁應用模制材料；在所述貫通孔和所述模制材料上方沉積感光層，所述感光層具有所述感光層的第一上表面，所述第一上表面具有在所述感光層的所述第一上表面的第一峰部和所述感光層的所述第一上表面的第一谷部之間的第一差異，所述第一峰部設置在所述貫通孔上方，并且所述第一谷部設置在所述模制材料上方；在第一曝光劑量下，在所述感光層上實施第一曝光工藝；在第二曝光劑量下，在所述感光層上實施第二曝光工藝，其中，所述第二曝光劑量不同于所述第一曝光劑量；以及顯影所述感光層，其中，在所述顯影之后，所述第一峰部降低，從而使得所述顯影之后的所述第一峰部和所述顯影之后的所述第一谷部之間的第二差異小于所述第一差異，并且所述感光層具有暴露所述貫通孔的開口。

本發明的實施例還提供了一種半導體器件，包括：具有接觸襯墊的管芯；第一貫通孔；插入所述管芯和所述第一貫通孔之間的模制材料，所述模制材料沿著所述管芯和所述第一貫通孔的側壁延伸；設置在所述第一貫通孔和所述管芯上方的介電層，所述介電層的一部分延伸至所述第一貫通孔和所述管芯的頂面下方，其中，所述介電層的上表面的高度的差異小于所述介電層的底面的高度的差異；所述介電層中的位于所述第一貫通孔上方的第一開口；以及所述介電層中的位于所述接觸襯墊上方的第二開口。

附圖說明

當結合附圖進行閱讀時，根據下面詳細的描述可以更好地理解本發明。應該強調的是，根據工業中的標準實踐，各種部件沒有被按比例繪制。實際上，為了清楚的討論，各種部件的數量和尺寸可以被任意增加或減少。

圖1至圖8是根據一些實施例的制造封裝件結構的中間階段的截面圖。

圖9A和圖9B各自示出根據一些實施例的可用于光刻工藝的掩模布局的平面圖。

圖10描述了根據一些實施例的膜損耗和光刻工藝的曝光劑量之間的關系。

圖11描述了根據一些實施例的膜厚度的變化和光刻工藝的曝光劑量之間的關系。

圖12是根據一些實施例的制造封裝件結構的中間階段的截面圖。

圖13是根據一些實施例的封裝件結構的截面圖。

具體實施方式