[發明專利]半導體封裝件及其形成方法

在審

• 申請號: 201610730201.6
• 申請日: 2016-08-26
• 公開（公告）號: CN106711131A
• 公開（公告）日: 2017-05-24
• 發明（設計）人: 高金福;符策忠;林俊成
• 申請（專利權）人: 臺灣積體電路制造股份有限公司
• 主分類號: H01L25/065
• 分類號: H01L25/065;H01L23/48;H01L21/98
• 代理公司: 北京德恒律治知識產權代理有限公司11409
• 代理人: 章社杲,李偉

技術領域

本發明的實施例涉及集成電路器件，更具體地，涉及半導體封裝件及其形成方法。

背景技術

隨著集成電路的部件大小持續地縮小以滿足性能要求和整體芯片尺寸增加，互連結構消耗更多的可用功率和延遲預算以用于集成電路。由于引線已經變得更昂貴且時鐘頻率已經增加，設計者已經投資三維集成以作為減小橫跨芯片的信令的方法。

半導體封裝中最近開發了三維集成電路(3DIC)，其中多個半導體管芯彼此堆疊，諸如疊層封裝件(PoP)和封裝件中系統(SiP)封裝技術。例如，由于堆疊的管芯之間的互連件的長度減小，3DIC提供了改進的集成密度以及諸如更快的速度和更高的帶寬的其它的優勢。

3DIC具有有源部件的多層。有源部件可以連線至位于相同和/或不同的層上的器件。在一種方法中，通過互連常規電路的一些方法以堆疊的方式將多個常規晶圓布置在一起?？梢允褂迷诖┻^上部晶圓的器件區域的高深寬比通孔中形成的互連件，以面對面(即，以使金屬相連)、面對背(即，以使一個晶圓的金屬層面向第二晶圓的襯底)或背對背(即，以使一個晶圓的襯底面向第二晶圓的襯底)的方式接合晶圓。在晶圓接合之后，封裝堆疊件。

改善的三維集成結構和方法是期望的。

發明內容

本發明的實施例提供了一種半導體封裝件，包括：第一器件，具有第一連接表面；第一導電組件，至少部分地從所述第一連接表面突出；第二器件，具有面向所述第一連接表面的第二連接表面；以及第二導電組件，至少從所述第二連接表面暴露出，其中，所述第一導電組件和所述第二導電組件形成具有第一喙輪廓的接頭，所述第一喙輪廓具有位于所述接頭的第一側處的尖端，所述尖端指向所述第一連接表面或所述第二連接表面。

本發明的另一實施例提供了一種用于制造半導體封裝件的方法，包括：提供具有第一連接表面和至少部分地從所述第一連接表面突出的第一導電組件的第一器件；提供具有第二連接表面和至少從所述第二連接表面暴露出的第二導電組件的第二器件；對所述第一導電組件或所述第二導電組件實施蝕刻以獲得所述第一導電組件或所述第二導電組件的不平坦的頂面；以及連接所述第一導電組件和所述第二導電組件。

本發明的又一實施例提供了一種用于制造混合接合的半導體封裝件的方法，包括：提供具有第一連接表面和至少部分地從所述第一連接表面突出的第一導電組件的第一器件；提供具有第二連接表面和至少從所述第二連接表面暴露出的第二導電組件的第二器件；對所述第一導電組件或所述第二導電組件實施蝕刻以獲得位于所述第一導電組件的頂面或所述第二導電組件的頂面上方的至少一個尖端；在恒溫下連接所述第一導電組件和所述第二導電組件。

附圖說明

當結合附圖進行閱讀時，根據下面詳細的描述可以更好地理解本發明的實施例。應該強調的是，根據工業中的標準實踐，對各種部件沒有按比例繪制并且僅僅用于說明的目的。實際上，為了清楚的討論，各種部件的尺寸可以被任意增大或縮小。

圖1是根據本發明的一些實施例的半導體封裝件的截面。

圖2是根據本發明的一些實施例的半導體封裝件的連接區域的放大圖。

圖3是根據本發明的一些實施例的半導體封裝件的連接區域的放大圖。

圖4是根據本發明的一些實施例的半導體封裝件的截面。

圖5是根據本發明的一些實施例的半導體封裝件的截面。

圖6是根據本發明的一些實施例的半導體封裝件的截面。

圖7是根據本發明的一些實施例的半導體封裝件的連接區域的放大圖。

圖8示出了根據本發明的一些實施例的半導體封裝件的連接區域相對于時間的變形工藝。

圖9示出了根據本發明的一些實施例的半導體封裝件的連接區域相對于時間的變形工藝。

圖10至圖16示出了根據本發明的一些實施例的用于制造半導體封裝件的操作的局部截面。

圖17A至圖17D是根據本發明的一些實施例的蝕刻操作之后的導電組件的截面。

圖18至圖22示出了根據本發明的一些實施例的用于制造半導體封裝件的操作的局部截面。

具體實施方式