[發(fā)明專利]半導體結(jié)構(gòu)和形成半導體結(jié)構(gòu)的方法

在審

• 申請?zhí)枺?/td>: 201610729357.2
• 申請日: 2016-08-26
• 公開（公告）號: CN106803493A
• 公開（公告）日: 2017-06-06
• 發(fā)明（設(shè)計）人: 李智銘;廖宏哲;莊坤蒼;陸為中
• 申請（專利權(quán)）人: 臺灣積體電路制造股份有限公司
• 主分類號: H01L21/768
• 分類號: H01L21/768;H01L23/528;H01L23/532
• 代理公司: 北京德恒律治知識產(chǎn)權(quán)代理有限公司11409
• 代理人: 章社杲,李偉

1.一種用于制造半導體結(jié)構(gòu)的方法，所述方法包括：

接收其上具有彼此鄰近的兩段導體的襯底以及位于所述兩段導體之間的谷；

用第一鈍化材料填充所述谷以形成鈍化谷；

施加上覆所述兩段導體和所述鈍化谷并且位于所述襯底上方的第二鈍化材料；以及

去除上覆所述兩段導體和所述鈍化谷的所述第二鈍化材料以及位于所述襯底上方但沒有與所述兩段導體和所述鈍化谷接觸的所述第二鈍化材料。

2.根據(jù)權(quán)利要求1所述的方法，其中，通過蝕刻上覆所述兩段導體和所述鈍化谷的所述第二鈍化材料以暴露所述兩段導體和所述鈍化谷的頂面來實施去除上覆所述兩段導體和所述鈍化谷的所述第二鈍化材料。

3.根據(jù)權(quán)利要求1所述的方法，其中，通過蝕刻所述第二鈍化材料以留下覆蓋所述兩段導體和所述鈍化谷的側(cè)面的鈍化側(cè)壁塊來實施去除位于所述襯底上方但沒有與所述兩段導體和所述鈍化谷接觸的所述第二鈍化材料。

4.根據(jù)權(quán)利要求3所述的方法，其中，蝕刻所述第二鈍化材料以留下所述鈍化側(cè)壁塊包括蝕刻上覆所述鈍化側(cè)壁塊的所述第二鈍化材料。

5.根據(jù)權(quán)利要求3所述的方法，其中，所述鈍化側(cè)壁塊與所述兩段導體和所述鈍化谷一樣高。

6.根據(jù)權(quán)利要求1所述的方法，其中，上覆所述兩段導體和所述鈍化谷的所述第二鈍化材料與位于所述襯底上方但沒有與所述兩段導體和所述鈍化谷接觸的所述第二鈍化材料一樣高。

7.根據(jù)權(quán)利要求1所述的方法，其中，通過施加上覆所述兩段導體和所述谷的所述第一鈍化材料以及蝕刻上覆所述兩段導體和所述鈍化谷的所述第一鈍化材料來實施用所述第一鈍化材料填充所述谷以形成所述鈍化谷。

8.一種用于制造半導體結(jié)構(gòu)的方法，所述方法包括：

接收其上具有彼此鄰近的兩段導體的襯底以及位于所述兩段導體之間的谷；

用第一鈍化材料填充所述谷和所述兩段導體的頂面，其中，位于所述谷中的所述第一鈍化材料形成鈍化谷，并且位于所述兩段導體和所述鈍化谷的所述頂面上的所述第一鈍化材料形成鈍化膜；

施加上覆所述鈍化膜并且位于所述襯底上方的第二鈍化材料；以及

去除所述鈍化膜、上覆所述鈍化膜的所述第二鈍化材料以及位于所述襯底上方但沒有與所述兩段導體和所述鈍化谷接觸的所述第二鈍化材料。

9.根據(jù)權(quán)利要求8所述的方法，其中，通過蝕刻所述鈍化膜和上覆所述鈍化膜的所述第二鈍化材料以暴露所述兩段導體和所述鈍化谷的所述頂面來實施去除上覆所述兩段導體和所述鈍化谷的所述第二鈍化材料。

10.一種半導體結(jié)構(gòu)，包括：

襯底，其上具有彼此鄰近的兩段導體；

谷，位于所述兩段導體之間；

鈍化側(cè)壁快，覆蓋所述兩段導體和所述谷的側(cè)面。