[發明專利]用于半導體中段制程（MEOL）工藝的方法和結構

有效

• 申請號: 201610729204.8
• 申請日: 2016-08-26
• 公開（公告）號: CN106711042B
• 公開（公告）日: 2019-09-06
• 發明（設計）人: 呂志偉;李忠儒;黃建樺;沈香谷;陳昭誠
• 申請（專利權）人: 臺灣積體電路制造股份有限公司
• 主分類號: H01L21/336
• 分類號: H01L21/336;H01L21/768
• 代理公司: 北京德恒律治知識產權代理有限公司 11409
• 代理人: 章社杲;李偉

1.一種形成半導體器件的方法，所述方法包括：

提供前體，所述前體包括：

襯底，具有第一區域和第二區域，其中，所述第一區域包括絕緣體并且所述第二區域包括晶體管的源極區域、漏極區域和溝道區域；

第一柵極堆疊件和第二柵極堆疊件，位于所述絕緣體上方；

第三柵極堆疊件，位于所述溝道區域上方；和

第一介電層，位于所述第一柵極堆疊件、所述第二柵極堆疊件和所述第三柵極堆疊件上方；

使所述第一介電層部分地凹進，以形成凹進的第一介電層；

在凹進的第一介電層上方形成第二介電層；以及

在所述第二介電層上方形成接觸蝕刻停止(CES)層。

2.根據權利要求1所述的方法，還包括：

在所述CES層上方形成層間介電(ILD)層；

在所述第二柵極堆疊件和所述第三柵極堆疊件上方的所述ILD層中分別蝕刻第一孔洞和第二孔洞；

通過所述第一孔洞和所述第二孔洞蝕刻所述CES層和所述第二介電層以暴露所述第二柵極堆疊件和所述第三柵極堆疊件上方的所述凹進的第一介電層；

蝕刻所述第一區域中的所述ILD層以暴露所述CES層；

蝕刻所述第一區域中的所述CES層以暴露所述第二介電層；以及

蝕刻所述凹進的第一介電層以暴露所述第二柵極堆疊件和所述第三柵極堆疊件，而所述第一柵極堆疊件保持由所述凹進的第一介電層和位于所述凹進的第一介電層上方的所述第二介電層覆蓋。

3.根據權利要求2所述的方法，其中，在所述半導體器件的比蝕刻所述第二孔洞的區具有更小的柵極通孔間距的區中蝕刻所述第一孔洞。

4.根據權利要求2所述的方法，其中，在所述半導體器件的比蝕刻所述第二孔洞的區具有更大的柵極通孔間距的區中蝕刻所述第一孔洞。

5.根據權利要求2所述的方法，其中，所述CES層和所述第二介電層的蝕刻包括調節至去除所述第二介電層而所述凹進的第一介電層保持不變的蝕刻工藝。

6.根據權利要求2所述的方法，其中，所述凹進的第一介電層的蝕刻包括調節至去除所述凹進的第一介電層而所述第二介電層保持不變的蝕刻工藝。

7.根據權利要求2所述的方法，還包括，在蝕刻所述第一區域中的所述ILD層之前：

在源極/漏極(S/D)區域上方的所述ILD層中蝕刻S/D導通孔。

8.根據權利要求7所述的方法，其中：

所述前體還包括：

S/D接觸件，位于所述S/D區域上方；和

第三介電層，位于所述S/D接觸件上方；和

所述第一區域中的所述CES層的蝕刻包括通過所述S/D導通孔蝕刻所述CES層和所述第三介電層以暴露所述S/D接觸件。

9.根據權利要求8所述的方法，還包括：

在所述第一區域和所述第二區域上方沉積金屬層，其中，所述金屬層與所述第二柵極堆疊件和所述第三柵極堆疊件以及所述S/D接觸件電通信，并且其中，所述金屬層通過至少所述凹進的第一介電層和所述第二介電層與所述第一柵極堆疊件電隔離。

10.根據權利要求9所述的方法，還包括：

實施化學機械平坦化(CMP)工藝以去除所述金屬層和所述ILD層的部分直至暴露所述第二區域上方的所述CES層。

11.根據權利要求1所述的方法，其中，所述第一介電層的部分地凹進將所述第一介電層的厚度減小了10％至90％。