[發明專利]用于半導體中段制程（MEOL）工藝的方法和結構

有效

• 申請號: 201610729204.8
• 申請日: 2016-08-26
• 公開（公告）號: CN106711042B
• 公開（公告）日: 2019-09-06
• 發明（設計）人: 呂志偉;李忠儒;黃建樺;沈香谷;陳昭誠
• 申請（專利權）人: 臺灣積體電路制造股份有限公司
• 主分類號: H01L21/336
• 分類號: H01L21/336;H01L21/768
• 代理公司: 北京德恒律治知識產權代理有限公司 11409
• 代理人: 章社杲;李偉

形成半導體器件的方法提供了前體，該前體包括具有第一區域和第二區域的襯底，其中，第一區域包括絕緣體并且第二區域包括晶體管的源極、漏極和溝道區域。該前體還包括位于絕緣體上方的柵極堆疊件以及位于溝道區域上方的柵極堆疊件。該前體還包括位于柵極堆疊件上方的第一介電層。該方法還包括使第一介電層部分地凹進；在凹進的第一介電層上方形成第二介電層；并且在第二介電層上方形成接觸蝕刻停止(CES)層。在實施例中，該方法還包括在柵極堆疊件上方形成柵極導通孔，在S/D區域上方形成源極和漏極(S/D)導通孔，并且在柵極導通孔和S/D導通孔中形成通孔。本發明的實施例還涉及用于半導體中段制程(MEOL)工藝的方法和結構。

技術領域

本發明的實施例涉及集成電路器件，更具體地，涉及用于半導體中段制程(MEOL)工藝的方法和結構。

背景技術

半導體集成電路(IC)工業已經經歷了快速增長。IC材料和設計中的技術進步已經產生了多代IC，其中，每一代都比上一代具有更小和更復雜的電路。在IC演化過程中，功能密度(即，每芯片面積的互連器件的數量) 已經普遍增大，而幾何尺寸(即，可以使用制造工藝產生的最小組件(或線))已經減小。這種按比例縮小工藝通常通過提高生產效率和降低相關成本來提供益處。這種按比例縮小也已經增加了處理和制造IC的復雜性。為了實現這些進步，需要IC工藝和制造中的類似發展。

例如，在中段制程(MEOL)工藝中，典型的是在具有密集通孔的一些區中和具有隔離通孔的一些區中蝕刻柵極導通孔。當部分地蝕刻通孔時，難以控制密集通孔區和隔離通孔區中的通孔蝕刻深度。因此，通孔深度因區不同而變化。通孔深度變化可以引起隨后的制造中的問題。例如，當在之后的步驟中形成柵極接觸件和源極/漏極(S/D)接觸件時，可能引起泄漏問題。

發明內容

本發明的實施例提供了一種形成半導體器件的方法，所述方法包括：提供前體，所述前體包括：襯底，具有第一區域和第二區域，其中，所述第一區域包括絕緣體并且所述第二區域包括晶體管的源極區域、漏極區域和溝道區域；第一柵極堆疊件和第二柵極堆疊件，位于所述絕緣體上方；第三柵極堆疊件，位于所述溝道區域上方；和第一介電層，位于所述第一柵極堆疊件、所述第二柵極堆疊件和所述第三柵極堆疊件上方；使所述第一介電層部分地凹進；在凹進的第一介電層上方形成第二介電層；以及在所述第二介電層上方形成接觸蝕刻停止(CES)層。

本發明的另一實施例提供了一種形成半導體器件的方法，所述方法包括：提供前體，所述前體包括：襯底，具有第一區域；第一柵極堆疊件和第二柵極堆疊件，位于所述第一區域上方；和第一介電層，位于所述第一柵極堆疊件和所述第二柵極堆疊件上方；使所述第一介電層部分地凹進；在凹進的第一介電層上方形成第二介電層；在所述第二介電層上方形成圖案化層；在所述第二柵極堆疊件上方的所述圖案化層中蝕刻孔洞；通過所述孔洞蝕刻所述第二介電層的第一部分以暴露所述凹進的第一介電層的第一部分；去除所述第一區域上方的所述圖案化層；以及蝕刻所述凹進的第一介電層的所述第一部分以暴露所述第二柵極堆疊件，而所述第一柵極堆疊件保持由所述凹進的第一介電層的第二部分和所述第二介電層的第二部分覆蓋。

本發明的又一實施例提供了一種半導體器件，包括：襯底，具有第一區域和第二區域，其中，所述第一區域包括絕緣體并且所述第二區域包括晶體管的源極區域、漏極區域和溝道區域；第一柵極堆疊件和第二柵極堆疊件，位于所述絕緣體上方；第三柵極堆疊件，位于所述溝道區域上方；第一介電層，位于所述第一柵極堆疊件、所述第二柵極堆疊件和所述第三柵極堆疊件上方；第二介電層，位于所述第一介電層上方；以及金屬層，位于所述第一柵極堆疊件和所述第二柵極堆疊件上方，其中，所述金屬層與所述第二柵極堆疊件電通信并且通過至少所述第一介電層和所述第二介電層與所述第一柵極堆疊件隔離。

附圖說明

當結合附圖進行閱讀時，從以下詳細描述可最佳理解本發明的各個方面。應該強調，根據工業中的標準實踐，各個部件未按比例繪制。實際上，為了清楚的討論，各個部件的尺寸可以任意地增大或減小。