[發(fā)明專利]用異步總線產(chǎn)生時(shí)鐘輸出的方法

有效

• 申請?zhí)枺?/td>: 201610679683.7
• 申請日: 2016-08-18
• 公開（公告）號(hào): CN106326158B
• 公開（公告）日: 2019-05-07
• 發(fā)明（設(shè)計(jì)）人: 朱偉;馮威;陳志軍;伍翔;王晶龍;吳艷
• 申請（專利權(quán)）人: 長沙豐灼通訊科技有限公司
• 主分類號(hào): G06F13/28
• 分類號(hào): G06F13/28
• 代理公司: 長沙星耀專利事務(wù)所(普通合伙) 43205
• 代理人: 舒欣;寧星耀

用異步總線產(chǎn)生時(shí)鐘輸出的方法，包括以下步驟：（1）將主設(shè)備的數(shù)據(jù)線DATA連接到D觸發(fā)器的輸入端，將主設(shè)備的寫信號(hào)WE連接到D觸發(fā)器的鎖存信號(hào)LE上；D觸發(fā)器的輸出作為時(shí)鐘信號(hào)CLK；（2）主設(shè)備在異步總線上應(yīng)用DMA方式連續(xù)進(jìn)行寫操作；（3）數(shù)據(jù)線DATA在每次寫操作時(shí)進(jìn)行電平翻轉(zhuǎn)，使得D觸發(fā)器的輸出為周期性的時(shí)鐘信號(hào)CLK。本發(fā)明方法利用通用的高速異步總線及簡單的外圍電路來產(chǎn)生時(shí)鐘信號(hào)，外部電路簡單，外設(shè)和從設(shè)備無需自帶時(shí)鐘模塊，能夠減低成本，無需額外占用電路板的面積。

技術(shù)領(lǐng)域

本發(fā)明涉及一種用異步總線產(chǎn)生時(shí)鐘輸出的方法。

背景技術(shù)

在電子電路中，時(shí)鐘是一個(gè)數(shù)字系統(tǒng)重要信號(hào)，大量的數(shù)據(jù)處理、傳輸都需要時(shí)鐘的同步或觸發(fā)。電路系統(tǒng)有不少外設(shè)是需要提供時(shí)鐘才能有效的工作起來。外設(shè)或從設(shè)備通常自帶有時(shí)鐘模塊，或者由主設(shè)備提供時(shí)鐘給外設(shè)。但很多處理器并沒有設(shè)計(jì)含有數(shù)字時(shí)鐘信號(hào)的輸出，外設(shè)自帶時(shí)鐘模塊會(huì)導(dǎo)致每個(gè)外設(shè)都要配時(shí)鐘晶體或晶振等外圍器件，這將導(dǎo)致成本增加，同時(shí)也占用電路板的面積。

發(fā)明內(nèi)容

本發(fā)明所要解決的技術(shù)問題是，克服上述背景技術(shù)的不足，提供一種用異步總線產(chǎn)生時(shí)鐘輸出的方法，利用通用的高速異步總線及簡單的外圍電路來產(chǎn)生時(shí)鐘信號(hào)，外部電路簡單，外設(shè)和從設(shè)備無需自帶時(shí)鐘模塊，能夠減低成本，無需額外占用電路板的面積。

本發(fā)明解決其技術(shù)問題采用的技術(shù)方案是，一種用異步總線產(chǎn)生時(shí)鐘輸出的方法，包括以下步驟：

（1）將主設(shè)備的數(shù)據(jù)線DATA連接到D觸發(fā)器的輸入端，將主設(shè)備的寫信號(hào)WE連接到D觸發(fā)器的鎖存信號(hào)LE上；D觸發(fā)器的輸出作為時(shí)鐘信號(hào)CLK；

（2）主設(shè)備在異步總線上應(yīng)用DMA方式連續(xù)進(jìn)行寫操作；

（3）數(shù)據(jù)線DATA在每次寫操作時(shí)進(jìn)行電平翻轉(zhuǎn)，使得D觸發(fā)器的輸出為周期性的時(shí)鐘信號(hào)CLK。

進(jìn)一步，步驟（2）中，通過調(diào)整異步總線上每次寫操作的時(shí)間來調(diào)整時(shí)鐘信號(hào)CLK的頻率。

進(jìn)一步，步驟（3）中，通過寫操作調(diào)整數(shù)據(jù)線上高低電平的翻轉(zhuǎn)時(shí)間來調(diào)整輸出時(shí)鐘信號(hào)CLK的頻率。

與現(xiàn)有技術(shù)相比，本發(fā)明的優(yōu)點(diǎn)如下：通過通用的高速異步總線及簡單的外圍電路來產(chǎn)生穩(wěn)定的時(shí)鐘信號(hào)CLK，也能調(diào)整時(shí)鐘信號(hào)CLK的頻率，時(shí)鐘信號(hào)CLK的頻率可通過兩種方式來進(jìn)行調(diào)整：1、通過調(diào)整異步總線上每次寫操作的時(shí)間來調(diào)整時(shí)鐘信號(hào)CLK的頻率；2、通過寫操作調(diào)整數(shù)據(jù)線上高低電平的翻轉(zhuǎn)時(shí)間來調(diào)整輸出時(shí)鐘信號(hào)CLK的頻率；如果利用多個(gè)數(shù)據(jù)線進(jìn)行控制，還可以輸出多路的時(shí)鐘信號(hào)供不同的外設(shè)使用。而且外部電路簡單，配合軟件可以靈活地滿足各種時(shí)鐘需求，外設(shè)和從設(shè)備無需自帶時(shí)鐘模塊，能夠減低成本，無需額外占用電路板的面積。

附圖說明

圖1是現(xiàn)有intel i80的總線方式的連接框圖。

圖2是現(xiàn)有intel i80的總線方式輸出的寫時(shí)序波形示意圖。

圖3是本發(fā)明實(shí)施例的電路示意圖。

圖4是本發(fā)明實(shí)施例的波形示意圖。

圖5是本發(fā)明實(shí)施例的寫操作時(shí)序示意圖。

具體實(shí)施方式

下面結(jié)合附圖及具體實(shí)施例對本發(fā)明作進(jìn)一步詳細(xì)描述。