[發明專利]用異步總線產生時鐘輸出的方法

有效

• 申請號: 201610679683.7
• 申請日: 2016-08-18
• 公開（公告）號: CN106326158B
• 公開（公告）日: 2019-05-07
• 發明（設計）人: 朱偉;馮威;陳志軍;伍翔;王晶龍;吳艷
• 申請（專利權）人: 長沙豐灼通訊科技有限公司
• 主分類號: G06F13/28
• 分類號: G06F13/28
• 代理公司: 長沙星耀專利事務所(普通合伙) 43205
• 代理人: 舒欣;寧星耀

1.一種用異步總線產生時鐘輸出的方法，其特征在于，包括以下步驟：

（1）將主設備的數據線DATA連接到D觸發器的輸入端，將主設備的寫信號WE連接到D觸發器的鎖存信號LE上；D觸發器的輸出作為時鐘信號CLK；

（2）主設備在異步總線上應用DMA方式連續進行寫操作；

（3）數據線DATA在多次寫操作時進行電平翻轉，使得D觸發器的輸出為周期性的時鐘信號CLK；

步驟（2）中，通過調整異步總線上每次寫操作的時間來調整輸出時鐘信號CLK的頻率，具體過程如下：一個T_clk時鐘周期是由兩個T_WE寫周期時間決定的，而一個T_WE的時間又主要由T_WS、T_WL和T_CH決定的，T_WS表示片選信號CS有效到寫信號WE有效的時間；T_WL表示寫信號WE低電平時間；T_CH表示片選信號CS高電平時間，時鐘信號CLK的頻率F=1/2*(T_WS+T_WL+T_CH)；

步驟（3）中，通過寫操作調整數據線上高低電平的翻轉時間來調整輸出時鐘信號CLK的頻率，具體過程如下：在每次寫操作時，寫信號WE使D觸發器在輸出端會鎖存輸入端DATA0的信號電平，第一次寫操作時，數據總線的DATA0信號是0，則D觸發器的輸出端變成低電平，并一直鎖存維持低電平；第二次寫操作時，DATA0信號變成1，觸發器的輸出端此時則變成高電平，并一直鎖存維持高電平，當每次寫操作時，DATA0都會反復變化，則D觸發器在輸出端產生高低電平周期變化的波形，也即需要的時鐘信號CLK，時鐘信號CLK的時鐘頻率是寫信號WE周期頻率的一半。