[發(fā)明專利]一種提升高性能集成電路產(chǎn)出的速度分級(jí)優(yōu)化結(jié)構(gòu)及方法

有效

• 申請(qǐng)?zhí)枺?/td>: 201610675912.8
• 申請(qǐng)日: 2016-08-16
• 公開（公告）號(hào): CN106326535B
• 公開（公告）日: 2019-08-06
• 發(fā)明（設(shè)計(jì)）人: 王曉曉;張東嶸;蘇東林;謝樹果
• 申請(qǐng)（專利權(quán)）人: 北京航空航天大學(xué)
• 主分類號(hào): G06F17/50
• 分類號(hào): G06F17/50
• 代理公司: 北京慧泉知識(shí)產(chǎn)權(quán)代理有限公司 11232
• 代理人: 王順榮;唐愛華

一種提升高性能集成電路產(chǎn)出的速度分級(jí)優(yōu)化結(jié)構(gòu)及方法，該結(jié)構(gòu)內(nèi)嵌在集成電路中，其特征在于：集成電路芯片包含N條關(guān)鍵路徑，關(guān)鍵路徑A、關(guān)鍵路徑B、……及關(guān)鍵路徑N，它們共同構(gòu)成一個(gè)關(guān)鍵路徑集合{A,B...N}，這N條路徑的時(shí)延決定了集成電路的速度等級(jí)。所采用的方法為：1、選擇關(guān)鍵路徑；2、集成電路速度分級(jí)優(yōu)化結(jié)構(gòu)的插入；3、在頻率分界F_i下對(duì)集成電路芯片進(jìn)行測(cè)試；4、獲得原始的速度分級(jí)結(jié)果；5、進(jìn)行速度分級(jí)優(yōu)化；6、在頻率分界F_i下重新進(jìn)行測(cè)試；7、重新劃分被測(cè)集成電路芯片的速度等級(jí)；8、決定速度等級(jí)并計(jì)算速度分級(jí)優(yōu)化率；9、標(biāo)定集成電路芯片的速度等級(jí)以及工作頻率。

技術(shù)領(lǐng)域

本發(fā)明涉及一種集成電路芯片速度分級(jí)優(yōu)化結(jié)構(gòu)及優(yōu)化方法，更確切的說(shuō)，是一種適用于在集成電路芯片速度分級(jí)過(guò)程中提升高性能集成電路芯片產(chǎn)出的速度分級(jí)優(yōu)化結(jié)構(gòu)及其進(jìn)行優(yōu)化的方法。

背景技術(shù)

集成電路(integrated circuit)是一種微型電子器件或部件。它是經(jīng)過(guò)氧化、光刻、擴(kuò)散、外延、蒸鋁等半導(dǎo)體制造工藝，把構(gòu)成具有一定功能的電路所需的半導(dǎo)體、電阻、電容等元件及它們之間的連接導(dǎo)線全部集成在一小塊硅片上，然后焊接封裝在一個(gè)管殼內(nèi)的電子器件；其中所有元件在結(jié)構(gòu)上已組成一個(gè)整體，使電子元件向著微小型化、低功耗、智能化和高可靠性方面邁進(jìn)了一大步。集成電路具有體積小，重量輕，引出線和焊接點(diǎn)少，壽命長(zhǎng)，可靠性高，性能好等優(yōu)點(diǎn)，同時(shí)成本低，便于大規(guī)模生產(chǎn)。集成電路按其功能、結(jié)構(gòu)的不同，可以分為模擬集成電路、數(shù)字集成電路和數(shù)/模混合集成電路三大類。

隨著集成電路制造工藝的不斷進(jìn)步，集成電路內(nèi)部的晶體管尺寸越來(lái)越小，目前已經(jīng)有7nm制程的集成電路誕生。晶體管尺寸的降低，意味著單位面積的芯片上可以集成更多的晶體管，同時(shí)也造成晶體管的閾值電壓不斷下降，即其功耗也在不斷的降低。然而，由于晶體管的尺寸的減小，其制造工藝誤差也越來(lái)越難以控制，尤其是在45nm制程以下，工藝誤差尤為明顯，已成為影響集成電路性能的一個(gè)主要因素。

工藝誤差主要對(duì)晶體管的閾值電壓、門的長(zhǎng)度、寬度和氧化層的厚度造成影響，在性能上主要體現(xiàn)為晶體管的時(shí)延會(huì)隨著工藝誤差的大小發(fā)生波動(dòng)[1]。因?yàn)檫@些波動(dòng)，集成電路內(nèi)部的某些路徑的時(shí)延也會(huì)隨之發(fā)生變化，與預(yù)期設(shè)計(jì)發(fā)生偏差。如原設(shè)計(jì)集成電路的工作時(shí)鐘為20ns，芯片中時(shí)延最長(zhǎng)的路徑的時(shí)延為19ns，但是由于工藝誤差的影響，對(duì)于不同批次的集成電路，這條路徑的時(shí)延可能是21ns，也可能是15ns，這樣該集成電路工作時(shí)鐘就可能是20ns以上，或者20ns以下，也就意味著同一種集成電路不同個(gè)體其運(yùn)行最大運(yùn)行速度是不一致的。

為了更好的發(fā)揮集成電路的性能，同時(shí)提升生產(chǎn)廠商的利潤(rùn)，通常集成電路(如：微控制器，DSP，微處理器，甚至是ASIC)按照運(yùn)行速度的快慢被分為若干的等級(jí)，稱為速度分級(jí)(Speed Binning)，例如，Altera的FPGA器件一般有6、7、8，三個(gè)速度等級(jí)。處于較高速度等級(jí)的集成電路，相較低速度等級(jí)而言，一般可以使生產(chǎn)廠商獲得更多的利潤(rùn)。例如，最快的Intel Prescott和AMD64 Venice的價(jià)格是最慢的芯片的3倍左右。也就是說(shuō)，在同一批次中，處于高速度等級(jí)的集成電路的比例越高，生產(chǎn)廠商可獲取的利潤(rùn)越高。

因此，高效準(zhǔn)確的對(duì)集成電路進(jìn)行速度分級(jí)測(cè)試，保證沒(méi)有高速度等級(jí)的集成電路被劃分到低等級(jí)之中，以盡量提升高速度等級(jí)集成電路所占的比例是十分重要的。