[發(fā)明專利]半導(dǎo)體存儲(chǔ)器元件及其制作方法

有效

• 申請(qǐng)?zhí)枺?/td>: 201610668659.3
• 申請(qǐng)日: 2016-08-15
• 公開（公告）號(hào): CN107369686B
• 公開（公告）日: 2019-04-23
• 發(fā)明（設(shè)計(jì)）人: 王國(guó)鎮(zhèn);管式凡;拉爾斯·黑尼克;山·唐
• 申請(qǐng)（專利權(quán)）人: 美光科技公司
• 主分類號(hào): H01L27/108
• 分類號(hào): H01L27/108;H01L21/8242
• 代理公司: 北京律盟知識(shí)產(chǎn)權(quán)代理有限責(zé)任公司 11287
• 代理人: 宋獻(xiàn)濤

本發(fā)明公開了一種半導(dǎo)體存儲(chǔ)器件，包含半導(dǎo)體基材，具有有源區(qū)域及介于有源區(qū)域之間的溝渠絕緣區(qū)域。各有源區(qū)域沿著第一方向延伸。埋入字線，位在半導(dǎo)體基材中，沿著第二方向延伸。各有源區(qū)域與兩條埋入字線相交，將各有源區(qū)域區(qū)分為三部位:一位線接觸區(qū)及兩個(gè)存儲(chǔ)單元接觸區(qū)。第二方向不垂直于第一方向。位線接觸結(jié)構(gòu)，直接設(shè)在位線接觸區(qū)上。存儲(chǔ)節(jié)點(diǎn)接觸結(jié)構(gòu)，直接設(shè)在各存儲(chǔ)單元接觸區(qū)上。位線接觸結(jié)構(gòu)與存儲(chǔ)節(jié)點(diǎn)接觸結(jié)構(gòu)為共平面。位線，位在半導(dǎo)體基材的主表面上，沿著第三方向延伸。位線直接接觸位線接觸結(jié)構(gòu)。

技術(shù)領(lǐng)域

本發(fā)明涉及一種半導(dǎo)體元件及其制作方法，特別涉及一種半導(dǎo)體存儲(chǔ)器元件及其制作方法，其存儲(chǔ)器陣列中具有共平面且低電阻的位線接觸結(jié)構(gòu)及存儲(chǔ)節(jié)點(diǎn)接觸結(jié)構(gòu)。

背景技術(shù)

現(xiàn)有技術(shù)的動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(DRAM)中，包含了大量的存儲(chǔ)單元，其中每一個(gè)存儲(chǔ)單元可以存儲(chǔ)一位元的資訊。一般而言，一個(gè)存儲(chǔ)單元是由一個(gè)電容以及一個(gè)電晶體構(gòu)成。其中，電晶體的漏區(qū)或源區(qū)兩者其中之一是電連接到電容的一端，另一則是電連接到位元線(或位線)。電晶體的柵極電極，則是電連接到字線。此外，上述電容未與電晶體漏區(qū)或源區(qū)電連接的另一端，則是耦接一參考電壓(reference voltage)。為了正常運(yùn)作，存儲(chǔ)器的各個(gè)元件構(gòu)件之間須有適當(dāng)?shù)碾娺B接。通常，上述各個(gè)元件構(gòu)件之間的電連接，可以通過(guò)制作于絕緣層中的接觸結(jié)構(gòu)來(lái)完成。

隨著半導(dǎo)體制造技術(shù)的進(jìn)步，半導(dǎo)體元件設(shè)計(jì)規(guī)范中限定的關(guān)鍵尺寸越來(lái)越小，提高了制造半導(dǎo)體元件時(shí)確保對(duì)準(zhǔn)余裕(alignment margin)的困難度，尤其是對(duì)于制作位在緊密相鄰的導(dǎo)線之間的接觸結(jié)構(gòu)。位線接觸插塞與位線接觸區(qū)之間的接觸余裕隨著半導(dǎo)體元件集成度提高而越來(lái)越小，使得未對(duì)準(zhǔn)或疊對(duì)偏位的問(wèn)題越可能發(fā)生。例如，目前制作存儲(chǔ)器元件時(shí)，常在存儲(chǔ)單元接觸區(qū)與位線接觸結(jié)構(gòu)的疊對(duì)對(duì)準(zhǔn)、位線與位線接觸結(jié)構(gòu)的疊對(duì)對(duì)準(zhǔn)，以及存儲(chǔ)節(jié)點(diǎn)接觸結(jié)構(gòu)與存儲(chǔ)單元接觸區(qū)的疊對(duì)對(duì)準(zhǔn)上遭遇困難與限制。

此外，由于存儲(chǔ)器陣列的有源區(qū)域面積微縮，使得制作位線接觸結(jié)構(gòu)以及存儲(chǔ)單元接觸結(jié)構(gòu)時(shí)，可著陸(landing)的面積也越來(lái)越小，造成接觸電阻大幅度的增加。尤其，發(fā)生未對(duì)準(zhǔn)的情況時(shí)，接觸電阻增加的幅度會(huì)更為嚴(yán)重。

發(fā)明內(nèi)容

本發(fā)明目的在于提供一種改良的DRAM元件，包含由多數(shù)個(gè)單元尺寸為6F²的存儲(chǔ)單元所構(gòu)成的存儲(chǔ)器陣列，其中包含共平面且低電阻的位線接觸結(jié)構(gòu)以及存儲(chǔ)節(jié)點(diǎn)接觸結(jié)構(gòu)。

本發(fā)明另一目的在于提供一改良的DRAM元件，包含埋入字線以及位線上電容(capacitor-over-bit line,COB)結(jié)構(gòu)。

本發(fā)明再另一目的在于提供一種包含共平面且低電阻的位線接觸結(jié)構(gòu)以及存儲(chǔ)節(jié)點(diǎn)接觸結(jié)構(gòu)的DRAM元件的制作方法，制作上具有較大的接觸著陸余裕。

本發(fā)明一方面提供一種半導(dǎo)體存儲(chǔ)器件，包含一半導(dǎo)體基材，其上具有多數(shù)個(gè)有源區(qū)域及介于所述多數(shù)個(gè)有源區(qū)域之間的一溝渠絕緣區(qū)域。各所述有源區(qū)域沿著一第一方向延伸。多數(shù)條埋入字線，位在所述半導(dǎo)體基材中，沿著一第二方向延伸。各所述有源區(qū)域會(huì)與兩條所述埋入字線相交，將各所述有源區(qū)域區(qū)分為三部位:一位線接觸區(qū)及兩個(gè)存儲(chǔ)單元接觸區(qū)。所述第二方向不垂直于所述第一方向。一位線接觸結(jié)構(gòu)，直接設(shè)在所述位線接觸區(qū)上。一存儲(chǔ)節(jié)點(diǎn)接觸結(jié)構(gòu)，直接設(shè)在各所述存儲(chǔ)單元接觸區(qū)上。所述位線接觸結(jié)構(gòu)與所述存儲(chǔ)節(jié)點(diǎn)接觸結(jié)構(gòu)為共平面。至少一位線，位在所述半導(dǎo)體基材的一主表面上，沿著一第三方向延伸。所述位線是直接接觸所述位線接觸結(jié)構(gòu)。

根據(jù)本發(fā)明一實(shí)施例，所述位線接觸結(jié)構(gòu)包含一位線接觸插塞以及一直接位在所述位線插塞上的第一金屬插塞。所述位線接觸插塞的一表面積是大于所述位線接觸區(qū)的面積。一第一環(huán)形間隙壁，在所述位線接觸插塞上，圍繞著所述第一金屬插塞。