[發明專利]半導體結構的形成方法

有效

• 申請號: 201610667679.9
• 申請日: 2016-08-12
• 公開（公告）號: CN107731730B
• 公開（公告）日: 2020-03-10
• 發明（設計）人: 紀世良;鄭二虎
• 申請（專利權）人: 中芯國際集成電路制造(上海)有限公司;中芯國際集成電路制造(北京)有限公司
• 主分類號: H01L21/762
• 分類號: H01L21/762;H01L27/11521
• 代理公司: 北京集佳知識產權代理有限公司 11227
• 代理人: 徐文欣;吳敏

本發明提供一種半導體結構的形成方法，包括：提供基底，所述基底包括器件結構，所述基底暴露出所述器件結構頂部表面；在所述基底上形成介質層、以及位于介質層上的犧牲層，所述介質層和犧牲層暴露出所述器件結構全部或部分頂部表面；在所述犧牲層上和所述器件結構暴露出的頂部表面形成金屬層；去除所述犧牲層和所述犧牲層上的金屬層。其中，所述犧牲層將所述金屬層與介質層隔離。因此，在形成所述金屬層的過程中，所述介質層表面的孔洞中不容易進入金屬層材料，所述介質層的絕緣性較好，不容易被擊穿。所述形成方法能夠降低所形成半導體結構的漏電流，改善半導體結構性能。

技術領域

本發明涉及半導體制造技術領域，尤其涉及一種半導體結構的形成方法。

背景技術

隨著半導體器件集成度的提高，晶體管的關鍵尺寸不斷縮小，關鍵尺寸的縮小意味著在芯片上可布置更多數量的晶體管，進而可以提高器件的性能。然而，隨著器件面積以及器件之間的距離不斷縮小，問題也隨之產生。

隨著半導體器件集成度的提高，器件之間的距離的不斷縮小，要求半導體器件之間的介質層具有很好的絕緣性。如果所述介質層的絕緣性較差在施加電壓的情況下就可能被擊穿，增加半導體器件的漏電流，甚至引起不同半導體器件之間的短路，從而影響半導體結構性能。

然而，現有技術形成的半導體器件之間介質層的絕緣性較差，半導體結構的漏電流較大。

發明內容

本發明解決的問題是提供一種半導體結構的形成方法，能夠提高半導體器件之間介質層的絕緣性，減小半導體結構的漏電流，改善半導體結構性能。

為解決上述問題，本發明提供一種半導體結構的形成方法，包括：提供基底，所述基底包括器件結構，所述基底暴露出所述器件結構頂部表面；在所述基底上形成介質層、以及位于介質層上的犧牲層，所述介質層和犧牲層暴露出所述器件結構全部或部分頂部表面；在所述犧牲層上和所述器件結構暴露出的頂部表面形成金屬層；去除所述犧牲層和所述犧牲層上的金屬層。

可選的，所述基底還包括襯底，所述器件結構位于所述襯底上。

可選的，所述器件結構包括：相鄰的第一柵極結構和第二柵極結構，所述第一柵極結構和第二柵極結構之間具有間隙；所述第一柵極結構包括：第一浮柵和位于所述第一浮柵上的第一控制柵；所述第二柵極結構包括：第二浮柵和位于所述第二浮柵上的第二控制柵。

可選的，所述間隙的深寬比為5:1～7:1。

可選的，在所述基底上形成介質層、以及位于介質層上的犧牲層的步驟包括：在所述襯底上形成介質層，所述介質層暴露出所述器件結構頂部表面；在所述介質層上形成犧牲層，所述犧牲層暴露出所述器件結構頂部表面。

可選的，形成所述介質層的步驟包括：在所述襯底上形成初始介質層，所述初始介質層表面高于或齊平于所述器件結構頂部表面；對所述初始介質層進行刻蝕，使所述初始介質層表面低于所述器件結構頂部表面，形成介質層。

可選的，在所述介質層上形成犧牲層的步驟包括：在所述器件結構和所述介質層上形成初始犧牲層；對所述初始犧牲層進行平坦化處理，暴露出所述器件結構頂部表面。

可選的，形成初始犧牲層的工藝包括：流體化學氣相沉積工藝、高密度等離子體沉積工藝或原子層沉積工藝。

可選的，對所述初始犧牲層進行平坦化處理的工藝包括化學機械拋光。

可選的，形成所述犧牲層之前，還包括：在所述器件結構頂部上形成保護層，所述保護層的材料與所述犧牲層的材料不同；形成金屬層之前，還包括：通過化學機械拋光或刻蝕工藝去除所述器件結構頂部上的保護層。

可選的，所述保護層的厚度為10埃～100埃。

可選的，所述保護層的材料為氮化硅或氮氧化硅。