[發明專利]信號移位電路、基底芯片以及包括其的半導體系統

有效

• 申請號: 201610665603.2
• 申請日: 2016-08-12
• 公開（公告）號: CN106910526B
• 公開（公告）日: 2020-08-14
• 發明（設計）人: 李賢圣;鄭椿錫
• 申請（專利權）人: 愛思開海力士有限公司
• 主分類號: G11C19/28
• 分類號: G11C19/28
• 代理公司: 北京弘權知識產權代理事務所(普通合伙) 11363
• 代理人: 李少丹;許偉群

1.一種信號移位電路，包括：

存儲體選擇信號發生單元，適用于響應于存儲體地址和內部寫入信號來產生與第一時鐘同步的存儲體選擇信號；以及

移位器件，適用于通過根據時延信息將存儲體選擇信號的相位移位來產生移位的存儲體選擇信號，以及適用于每當將存儲體選擇信號移位一次或更多次時，使移位的存儲體選擇信號的相位提前，使得移位的存儲體選擇信號與具有比第一時鐘相位領先的相位的第二時鐘同步。

2.如權利要求1所述的信號移位電路，其中，每當將存儲體選擇信號移位時，移位器件通過逐漸改變移位的存儲體選擇信號的相位來產生移位的存儲體選擇信號。

3.如權利要求1所述的信號移位電路，其中，移位器件包括串聯耦接的多個移位單元，且通過使用根據時延信息在所述多個移位單元之中選中的兩個或更多個移位單元來將存儲體選擇信號移位，而產生移位的存儲體選擇信號。

4.如權利要求3所述的信號移位電路，其中：

所述多個移位單元同步于多個時鐘中的對應時鐘來將各個輸入信號移位，以及

所述多個時鐘包括第一時鐘、第二時鐘以及一個或更多個中間時鐘，所述一個或更多個中間時鐘中的每個具有在第一時鐘的相位與第二時鐘的相位之間的相位。

5.如權利要求4所述的信號移位電路，其中：

所述多個移位單元之中的最前級的移位單元同步于第一時鐘來執行移位，

所述多個移位單元之中的最后級的移位單元同步于第二時鐘來執行移位，以及

所述多個移位單元之中的其余移位單元中的每個同步于所述多個時鐘之中的具有比另一時鐘領先或者與另一時鐘相同的相位的時鐘來執行移位，所述另一時鐘與所述多個移位單元之中的前一級移位單元同步。

6.如權利要求4所述的信號移位電路，其中，所述一個或更多個中間時鐘包括通過將第二時鐘延遲不同的延遲量而產生的時鐘。

7.一種半導體系統，包括：

基底芯片，適用于：

傳送寫入選通信號；

通過根據時延信息將與延遲的內部時鐘同步的多個存儲體選擇信號的相位移位來產生多個移位的存儲體選擇信號，所述延遲的內部時鐘從內部時鐘來延遲；以及

多個核心芯片，分別包括多個存儲體，且層疊在基底芯片之上，以及適用于分別根據所述多個移位的存儲體選擇信號和寫入選通信號來接收寫入數據，

其中，每當將所述多個存儲體選擇信號移位一次或更多次時，基底芯片使所述多個移位的存儲體選擇信號的相位提前，使得所述多個移位的存儲體選擇信號與具有比延遲的內部時鐘的相位領先的相位的內部時鐘同步。

8.如權利要求7所述的半導體系統，其中，所述多個核心芯片通過分別將所述多個移位的存儲體選擇信號與寫入選通信號進行組合來分別產生多個芯片寫入選通信號。

9.如權利要求8所述的半導體系統，其中，所述多個核心芯片中的每個同步于所述多個芯片寫入選通信號中的每個來接收寫入數據。

10.如權利要求7所述的半導體系統，其中，基底芯片包括：

第一緩沖器，適用于接收寫入選通信號；

第二緩沖器，適用于使用從外部提供的時鐘來產生內部時鐘；

內部命令信號發生單元，適用于響應于內部時鐘來鎖存多個命令/地址信號，響應于鎖存的命令信號來產生內部寫入信號，以及通過將內部時鐘延遲來產生延遲的內部時鐘；以及

多個移位單元，所述多個移位單元中的每個適用于響應于存儲體地址和內部寫入信號而根據時延信息通過將存儲體選擇信號移位若干次來產生移位的存儲體選擇信號，

其中，每當將存儲體選擇信號移位一次或更多次時，所述多個移位單元使移位的存儲體選擇信號的相位提前，使得移位的存儲體選擇信號與內部時鐘同步。