[發明專利]半導體結構的形成方法

有效

• 申請號: 201610664298.5
• 申請日: 2016-08-12
• 公開（公告）號: CN107731737B
• 公開（公告）日: 2020-06-09
• 發明（設計）人: 張城龍;鄭喆;張海洋
• 申請（專利權）人: 中芯國際集成電路制造(上海)有限公司;中芯國際集成電路制造(北京)有限公司
• 主分類號: H01L21/768
• 分類號: H01L21/768;H01L21/336
• 代理公司: 北京集佳知識產權代理有限公司 11227
• 代理人: 高靜;吳敏

一種半導體結構的形成方法，包括：提供基底；在基底上形成柵極結構；在柵極結構兩側基底內形成源漏摻雜區；在源漏摻雜區上形成層間介質層；在層間介質層上形成具有多個第一開口的掩膜層，第一開口貫穿掩膜層，且第一開口沿平行于基底表面的截面為長方形，第一開口的長邊具有第一長度；其中，平行于第一開口長邊的方向為第一開口的延伸方向；對掩膜層進行表面處理去除部分掩膜層，增加第一長度；以掩膜層為掩膜刻蝕層間介質層，在層間介質層內形成露出源漏摻雜區的接觸孔。本發明對掩膜層進行表面處理，增加第一開口的第一長度，從而使接觸孔沿延伸方向的長度尺寸增加，進而避免因接觸孔沿延伸方向的長度尺寸過小，而難以露出源漏摻雜區的問題。

技術領域

本發明涉及半導體領域，尤其涉及一種半導體結構的形成方法。

背景技術

集成電路制造需要使用多個金屬層將各半導體器件連接在一起形成電路。具體地說，金屬層包括互連線和形成在接觸孔內的接觸孔插塞，接觸孔內的接觸孔插塞連接半導體器件，互連線將不同半導體器件上的接觸孔插塞連接起來形成電路。

所述接觸孔的形成方法包括以下步驟：提供基底，所述基底包括相鄰的第一區域和第二區域；在所述第一區域和第二區域基底上形成柵極結構；在所述第一區域柵極結構兩側的基底內形成第一源漏摻雜區，在所述第二區域柵極結構兩側的基底內形成第二源漏摻雜區；在所述柵極結構之間的基底上形成介質層，所述介質層還覆蓋所述第一源漏摻雜區和第二源漏摻雜區；在所述介質層上形成掩膜材料層；在所述掩膜材料層上形成圖形化的光刻膠層；以所述光刻膠層為掩膜，刻蝕所述掩膜材料層，形成圖形化的掩膜層；以所述圖形化的掩膜層為掩膜，刻蝕所述介質層，形成貫穿所述第一區域介質層并暴露出所述第一源漏摻雜區的第一接觸孔，以及貫穿所述第二區域介質層并暴露出所述第二源漏摻雜區的第二接觸孔；在所述第一接觸孔中形成第一接觸孔插塞，在所述第二接觸孔中形成第二接觸孔插塞。

但是，現有技術形成的接觸孔，容易導致半導體結構的電學性能下降。

發明內容

本發明解決的問題是提供一種半導體結構的形成方法，優化半導體結構的電學性能。

為解決上述問題，本發明提供一種半導體結構的形成方法，包括：提供基底；在所述基底上形成柵極結構；在所述柵極結構兩側的基底內形成源漏摻雜區；在所述源漏摻雜區上形成層間介質層；在所述層間介質層上形成具有多個第一開口的掩膜層，所述第一開口貫穿所述掩膜層，且所述第一開口沿平行于所述基底表面的截面為長方形，所述第一開口的長邊具有第一長度；其中，平行于所述第一開口長邊的方向為所述第一開口的延伸方向；對所述掩膜層進行表面處理去除部分掩膜層，增加所述第一開口的第一長度；以所述掩膜層為掩膜刻蝕所述層間介質層，形成貫穿所述層間介質層、并暴露出所述源漏摻雜區的接觸孔；在所述接觸孔中形成接觸孔插塞。

可選的，所述掩膜層為抗反射層。

可選的，所述掩膜層為含硅抗反射層、氮氧化硅層或低溫氧化硅層。

可選的，所述表面處理為定向帶狀離子束刻蝕工藝。

可選的，所述第一開口包括第一側壁和第二側壁，所述第一側壁垂直于所述第一開口的延伸方向，所述第二側壁平行于所述第一開口的延伸方向；所述定向帶狀離子束刻蝕工藝對所述第一側壁的刻蝕速率大于對所述第二側壁的刻蝕速率。

可選的，所述定向帶狀離子束刻蝕工藝對所述第一側壁和第二側壁的刻蝕速率的比值為10:1至200:1。

可選的，所述定向帶狀離子束刻蝕工藝的步驟包括：提供脈沖直流偏壓，將刻蝕氣體轉化為電感耦合等離子體；采用所述電感耦合等離子體形成離子束，所述離子束沿所述第一開口的延伸方向進行掃描，并對所述第一開口的第一側壁進行轟擊。