[發明專利]半導體裝置及其制造方法

有效

• 申請號: 201610644621.2
• 申請日: 2016-08-08
• 公開（公告）號: CN106992179B
• 公開（公告）日: 2021-02-09
• 發明（設計）人: 須藤岳;馬場雅伸;石月惠;井口直;川合武蘭人
• 申請（專利權）人: 東芝存儲器株式會社
• 主分類號: H01L27/11551
• 分類號: H01L27/11551;H01L27/11578
• 代理公司: 北京律盟知識產權代理有限責任公司 11287
• 代理人: 張世俊

本發明涉及一種半導體裝置及其制造方法。根據實施方式，半導體裝置的制造方法包括如下步驟：形成多個部件與包含與所述多個部件不同的材料的多個中間體交替地積層而成的積層體；對至少2層的所述多個部件的端部沿所述積層方向依次進行加工，而形成所述多個部件與所述多個中間體積層而成的階梯狀的階差；形成與所述階差相接的多個側壁膜；及將所述多個部件的端部形成為階梯狀。將所述多個部件的端部形成為階梯狀的步驟包含使所述多個部件中與所述多個側壁膜相隔而從所述積層體露出的部分后退的步驟。

相關申請

本申請享有以美國臨時專利申請62/281,576號(申請日：2016年1月21日)為基礎申請的優先權。本申請通過參照該基礎申請而包含基礎申請的全部內容。

技術領域

實施方式涉及一種半導體裝置及其制造方法。

背景技術

提出有一種三維構造的存儲器器件，該三維構造的存儲器器件中，在多個電極層積層而成的積層體形成存儲孔，在所述存儲孔內沿積層體的積層方向延伸地設置有電荷存儲膜及半導體膜。存儲器器件包含串聯連接在漏極側選擇晶體管與源極側晶體管之間的多個存儲單元。積層體的電極層是漏極側選擇晶體管、源極側晶體管、及存儲單元的柵極電極。在配置著存儲單元的存儲單元陣列的外側存在將積層體呈階梯狀加工所得的階梯構造部。存儲器周邊電路經由階梯構造部與漏極側選擇晶體管、源極側晶體管、及存儲單元電連接。隨著積層體的積層數的增加，形成階梯構造部的步驟數會增加。

發明內容

本發明的實施方式提供一種在積層體的積層數增加的情況下也能抑制形成階梯構造部的步驟數增加的半導體裝置及其制造方法。

實施方式的半導體裝置的制造方法包括如下步驟：形成多個部件與包含與所述多個部件不同的材料的多個中間體交替地積層而成的積層體；對至少2層的所述多個部件的端部沿所述積層方向依次進行加工，而形成所述多個部件與所述多個中間體積層而成的階梯狀的階差；形成與所述階差相接的多個側壁膜；及將所述多個部件的端部形成為階梯狀。將所述多個部件的端部形成為階梯狀包括使所述多個部件中與所述多個側壁膜相隔而從所述積層體露出的部分后退的步驟。

附圖說明

圖1是表示第1實施方式的半導體裝置的布局的示意俯視圖。

圖2是第1實施方式的存儲單元陣列的示意立體圖。

圖3是第1實施方式的半導體裝置的示意剖視圖。

圖4A是第1實施方式的半導體裝置的示意俯視圖。

圖4B是圖3中的虛線框4的放大示意剖視圖。

圖5A及5B、圖6A及6B、圖7A及7B、圖8A及8B、圖9A及9B、圖10A及10B、圖11、圖12是表示第1實施方式的半導體裝置的制造方法的示意剖視圖。

圖13A、13B、13C是表示第1實施方式的半導體裝置的其他制造方法的示意剖視圖。

圖14是圖3中的虛線框14的放大示意剖視圖。

圖15是第2實施方式的半導體裝置的示意剖視圖。

圖16是圖15中的虛線框16的放大示意剖視圖。

圖17A及17B、圖18A及18B、圖19A及19B、圖20A及20B是表示第2實施方式的半導體裝置的制造方法的示意剖視圖。

圖21是第3實施方式的半導體裝置的示意剖視圖。

圖22是圖21中的虛線框22的放大示意剖視圖。

圖23A及23B、圖24是表示第3實施方式的半導體裝置的制造方法的示意剖視圖。

圖25是第4實施方式的半導體裝置的示意剖視圖。