[發(fā)明專利]半導(dǎo)體存儲裝置

有效

• 申請?zhí)枺?/td>: 201610575979.4
• 申請日: 2016-07-20
• 公開（公告）號: CN107170746B
• 公開（公告）日: 2020-11-06
• 發(fā)明（設(shè)計）人: 前嶋洋
• 申請（專利權(quán)）人: 東芝存儲器株式會社
• 主分類號: H01L27/1157
• 分類號: H01L27/1157;G11C16/06
• 代理公司: 北京律盟知識產(chǎn)權(quán)代理有限責(zé)任公司 11287
• 代理人: 張世俊

本發(fā)明的實施方式抑制非選擇存儲串的讀取干擾。實施方式的半導(dǎo)體存儲裝置具備存儲串，該存儲串具有第1及第2選擇晶體管以及多個存儲單元。在讀取動作中，對源極線施加高于接地電壓的第1電壓，對連接在所選擇的存儲串的第1及第2選擇柵極線，施加將第1及第2選擇晶體管設(shè)為接通狀態(tài)的第2電壓。在讀取動作的第1期間，對連接在非選擇的存儲串的第1選擇柵極線施加第2電壓，在讀取動作的繼第1期間之后的第2期間，對連接在非選擇的存儲串的第1選擇柵極線施加第3電壓，該第3電壓高于接地電壓，并且為對第1電壓加上第1選擇晶體管的閾值之后的電壓以下。

[相關(guān)申請]

本申請享有以日本專利申請2016-40290號(申請日：2016年3月2日)為基礎(chǔ)申請的優(yōu)先權(quán)。本申請通過參照該基礎(chǔ)申請而包含基礎(chǔ)申請的全部內(nèi)容。

技術(shù)領(lǐng)域

實施方式涉及一種半導(dǎo)體存儲裝置。

背景技術(shù)

作為非易失性半導(dǎo)體存儲裝置，已知有NAND(Not-AND，與非)型閃速存儲器。

發(fā)明內(nèi)容

實施方式提供一種能夠抑制非選擇存儲串的讀取干擾的半導(dǎo)體存儲裝置。

實施方式的半導(dǎo)體存儲裝置具備：存儲單元陣列，具備多個存儲串，所述多個存儲串分別具備第1及第2選擇晶體管、以及在所述第1及第2選擇晶體管之間串聯(lián)連接并且積層的多個存儲單元；多條字線，分別連接在所述多個存儲單元；位線，共通連接在所述多個第1選擇晶體管；多個第1擇柵極線，分別連接在所述多個第1選擇晶體管的柵極；多個第2選擇柵極線，分別連接在所述多個第2選擇晶體管的柵極；以及源極線，共通連接在所述多個第2選擇晶體管。在讀取動作中，對所述源極線施加高于接地電壓的第1電壓，在所述讀取動作中，對連接在所選擇的存儲串的第1及第2選擇柵極線，施加將所述第1及第2選擇晶體管設(shè)為接通狀態(tài)的第2電壓。在所述讀取動作的第1期間，對連接在非選擇的存儲串的第1選擇柵極線施加所述第2電壓，在所述讀取動作的繼所述第1期間之后的第2期間，對連接在所述非選擇的存儲串的第1選擇柵極線施加第3電壓，該第3電壓高于所述接地電壓，并且為對所述第1電壓加上所述第1擇晶體管的閾值所得的電壓以下。

附圖說明

圖1是本實施方式的NAND型閃速存儲器的框圖。

圖2是存儲單元陣列的框圖。

圖3是存儲單元陣列所含的1個區(qū)塊的電路圖。

圖4是區(qū)塊的一部分區(qū)域的剖視圖。

圖5是說明虛設(shè)單元晶體管的電路圖。

圖6是讀出放大器部及數(shù)據(jù)高速緩沖存儲器的框圖。

圖7是讀出放大器部的電路圖。

圖8是行解碼器的電路圖。

圖9是說明區(qū)塊選擇動作的示意圖。

圖10是說明本實施方式的NAND型閃速存儲器的讀取動作的時序圖。

圖11是說明比較例的讀取動作的時序圖。

圖12(a)、(b)是用來說明讀取干擾的示意性能帶圖。

圖13是說明本實施方式的NAND型閃速存儲器的讀取動作的時序圖。

圖14是說明比較例的讀取動作的時序圖。

具體實施方式

以下，參照附圖，對實施方式進行說明。

本實施方式的半導(dǎo)體存儲裝置是能夠電改寫數(shù)據(jù)的非易失性半導(dǎo)體存儲器，在以下的實施方式中，作為半導(dǎo)體存儲裝置，列舉NAND型閃速存儲器為例進行說明。

[1]NAND型閃速存儲器的構(gòu)成