[發明專利]層疊存儲器件及包括其的半導體存儲系統

有效

• 申請號: 201610528421.0
• 申請日: 2016-07-06
• 公開（公告）號: CN106782665B
• 公開（公告）日: 2020-07-14
• 發明（設計）人: 金庚煥;李鐘天;崔永載
• 申請（專利權）人: 愛思開海力士有限公司
• 主分類號: G11C29/00
• 分類號: G11C29/00;G11C29/18;G11C29/56
• 代理公司: 北京弘權知識產權代理事務所(普通合伙) 11363
• 代理人: 李少丹;許偉群

本文中公開了一種層疊存儲器件，該層疊存儲器件包括使用多個穿通芯片電極來層疊的多個核心裸片和基底裸片。每個核心裸片可以包括：多個輸入焊盤，能夠在晶片級測試模式中從外部接收地址；控制信號發生單元，能夠對經由輸入焊盤而接收到的地址進行解碼以產生第一控制信號；地址發生單元，能夠基于經由輸入焊盤而接收到的地址來產生第一地址；以及信號選擇單元，能夠選擇第一控制信號與經由對應的穿通芯片電極而從基底裸片接收到的第二控制信號之一以輸出全局控制信號，以及選擇第一地址與經由對應的穿通芯片電極而從基底裸片接收到的第二地址之一以輸出全局地址。

相關申請的交叉引用

本申請要求2015年11月23日提交的申請號為10-2015-0163772的韓國專利申請的優先權，其通過引用整體合并于此。

技術領域

本發明的示例性實施例總體而言涉及一種半導體設計技術，更具體地，涉及一種能夠執行晶片級測試的層疊存儲器件及包括其的半導體存儲系統。

背景技術

由于半導體存儲器技術已經快速發展，因此對于半導體集成器件的封裝技術，存在對高度集成和高性能的不斷增長的需求。在過去，二維(2D)結構已經被用作傳統封裝技術，在二維結構中，具有集成電路的半導體芯片通過使用電線或凸塊而設置在印刷電路板(PCB)上。近來，正在開發采用層疊在彼此頂部上的多個半導體芯片的各種三維(3D)結構技術。

更具體地，在具有3D結構的層疊存儲器件中，多個存儲器芯片通常垂直層疊。此外，沿垂直方向層疊的半導體芯片經由一個或多個穿通芯片電極(例如，硅通孔(TSV))來電耦接，且安裝在用于半導體封裝體的襯底上。

由于層疊存儲器件的增大的復雜度，因此正開發新方法以保證需要在晶片級測試以及在已完成將晶片組裝成封裝層疊結構之后測試二者的產品質量。因此，通常用于測試采用TSV的層疊存儲器件的方法可以包括封裝級測試方法和晶片級測試方法，所述封裝級測試方法用于測試已經被組裝成封裝產品之后的層疊存儲器件，所述晶片級測試方法在先于組裝工藝的晶片狀態中執行。

發明內容

本發明的各種實施例針對一種能夠執行晶片級測試的層疊存儲器件。層疊存儲器件可以使用與由基底裸片產生的全局控制信號等價的信號來在多個核心裸片中執行晶片級測試。所述信號由包括基底裸片和多個核心裸片的層疊存儲器件中的核心裸片來產生。所述信號經由多個穿通芯片電極來傳輸。各種實施例還針對晶片級測試方法。

在一個實施例中，一種層疊存儲器件可以包括使用多個穿通芯片電極來層疊的多個核心裸片和基底裸片。核心裸片中的每個包括：多個輸入焊盤，能夠在晶片級測試模式中從外部接收地址；控制信號發生單元，能夠對經由輸入焊盤而接收到的地址進行解碼以產生第一控制信號；地址發生單元，能夠基于經由輸入焊盤而接收到的地址來產生第一地址；以及信號選擇單元，能夠選擇第一控制信號與經由對應的穿通芯片電極而從基底裸片接收到的第二控制信號之一以輸出全局控制信號，以及選擇第一地址與經由對應的穿通芯片電極而從基底裸片接收到的第二地址之一以輸出全局地址。