[發明專利]用于∑-△調制器的內建自測試電路

有效

• 申請號: 201610491425.6
• 申請日: 2016-06-29
• 公開（公告）號: CN107544020B
• 公開（公告）日: 2021-02-05
• 發明（設計）人: 方舟;黃松;梁超;劉毅峰;張旺根
• 申請（專利權）人: 恩智浦美國有限公司
• 主分類號: G01R31/3187
• 分類號: G01R31/3187
• 代理公司: 中國貿促會專利商標事務所有限公司 11038
• 代理人: 秦晨

一種用于∑?△調制器的內建自測試(BIST)電路，與處理器和∑?△調制器(SDM)連接并且包括求均值電路、參考信號發生器和比較器。求均值電路計算SDM輸出信號的一組位信號之和在一段時間內的均值，并生成均值SDM信號。參考信號發生器基于SDM輸入信號來生成參考SDM信號。比較器將均值SDM和參考SDM信號的電壓電平與閾值進行比較，并且基于該比較而生成測試輸出信號。

技術領域

本發明一般地涉及集成電路(IC)，并且更特別地涉及∑-△調制器電路的功能測試。

背景技術

半導體技術的改進已經引起了集成電路設計的復雜度的增加。而且，例如量化噪聲、熱噪聲等噪聲被引入復雜的集成電路內。∑-△調制器(SDM)可分別降低諸如數轉換器(ADC)和鎖相環路(PLL)之類的復雜電路的數字輸出信號和振蕩信號中的量化噪聲和熱噪聲。因而，SDM已經成為ADC和PLL的主要構件。

PLL的操作是眾所周知的。PLL包含鑒頻鑒相器、壓控振蕩器(VCO)、除法器、環路濾波器和SDM。SDM接收作為SDM輸入信號的PLL輸入信號并提供SDM輸出信號。除法器與SDM連接，并接收SDM輸出信號。PLL在預定的頻率下基于PLL輸入信號和SDM輸出信號來生成振蕩信號，該預定頻率處于預定的頻率范圍內。當由PLL生成的振蕩信號處于與預定頻率不相等的頻率時，PLL可能會發生故障。一般地，當SDM運行不正確時，所生成的振蕩信號將不會處于正確的頻率。因此，要確保PLL的正確操作，必須要檢查SDM的準確性，這能夠通過用于對SDM執行功能測試的測試電路來完成。

一種測試SDM的方式是將測試電路連接至PLL(該PLL包含SDM)。測試電路可以是外部示波器或內部控制電路。測試電路接收振蕩信號并檢查振蕩信號的頻率是否在預定的頻率范圍內。當振蕩信號的頻率在預定的頻率范圍之外時，測試電路確定PLL沒有正在正確地運行。但是，這種技術未能識別導致振動信號中的故障的PLL的構件。而且，測試電路測試VCO和環路濾波器，但未能測試SDM，即使SDM通常是振蕩信號的頻率的不準確性的部分原因。

一種用于克服上述問題的技術是使用BIST電路，該BIST電路包含數模轉換器(DAC)和求均值電路(averaging circuit)。DAC與SDM連接，以接收SDM輸出信號，并生成模擬的SDM輸出信號。求均值電路接收模擬的SDM輸出信號并生成模擬的SDM輸出信號的平均值。BIST電路將模擬的SDM輸出信號的平均值與SDM輸入信號進行比較并生成SDM測試信號。當模擬的SDM輸出信號的平均值與SDM輸入信號匹配時，SDM測試信號指出SDM正在正確地運行。但是，當DAC接收SDM輸出信號的速率小于生成SDM輸出信號的速率時，BIST電路將會無法準確地接收SDM輸出信號，這是所不希望的。而且，當DAC在與生成SDM輸出信號的速率相等的速率下接收SDM輸出信號時，DAC的功耗增加。DAC和求均值電路還會在SDM測試信號的生成中引入延遲并且增加BIST電路的復雜性和面積。

若具有用于測試SDM使得BIST電路在沒有導致BIST電路的復雜性和功耗顯著增加的情況下準確地讀取SDM輸出信號的BIST電路將會是有利的。

附圖說明

下面關于本發明的優選實施例的詳細描述在結合附圖來閱讀是將會更好理解。本發明借助于實例來說明，但并不受附圖限制，在附圖中相同的附圖標記指示相同的元素。

圖1是包含根據本發明的一種實施例的內建自測試(BIST)電路的集成電路(IC)的示意性框圖；

圖2是根據本發明的一種實施例的圖1的BIST電路的參考信號發生器的高級示意性框圖；

圖3是根據本發明的一種實施例的圖1的BIST電路的求均值電路的示意性框圖；

圖4是根據本發明的另一種實施例的圖1的BIST電路的參考信號發生器的更詳細的示意性框圖；以及

圖5是根據本發明的另一種實施例的圖1的BIST電路的求均值電路的電路原理圖。