[發(fā)明專利]用于∑-△調(diào)制器的內(nèi)建自測(cè)試電路

有效

• 申請(qǐng)?zhí)枺?/td>: 201610491425.6
• 申請(qǐng)日: 2016-06-29
• 公開(kāi)（公告）號(hào): CN107544020B
• 公開(kāi)（公告）日: 2021-02-05
• 發(fā)明（設(shè)計(jì)）人: 方舟;黃松;梁超;劉毅峰;張旺根
• 申請(qǐng)（專利權(quán)）人: 恩智浦美國(guó)有限公司
• 主分類號(hào): G01R31/3187
• 分類號(hào): G01R31/3187
• 代理公司: 中國(guó)貿(mào)促會(huì)專利商標(biāo)事務(wù)所有限公司 11038
• 代理人: 秦晨

一種用于∑?△調(diào)制器的內(nèi)建自測(cè)試(BIST)電路，與處理器和∑?△調(diào)制器(SDM)連接并且包括求均值電路、參考信號(hào)發(fā)生器和比較器。求均值電路計(jì)算SDM輸出信號(hào)的一組位信號(hào)之和在一段時(shí)間內(nèi)的均值，并生成均值SDM信號(hào)。參考信號(hào)發(fā)生器基于SDM輸入信號(hào)來(lái)生成參考SDM信號(hào)。比較器將均值SDM和參考SDM信號(hào)的電壓電平與閾值進(jìn)行比較，并且基于該比較而生成測(cè)試輸出信號(hào)。

技術(shù)領(lǐng)域

本發(fā)明一般地涉及集成電路(IC)，并且更特別地涉及∑-△調(diào)制器電路的功能測(cè)試。

背景技術(shù)

半導(dǎo)體技術(shù)的改進(jìn)已經(jīng)引起了集成電路設(shè)計(jì)的復(fù)雜度的增加。而且，例如量化噪聲、熱噪聲等噪聲被引入復(fù)雜的集成電路內(nèi)。∑-△調(diào)制器(SDM)可分別降低諸如數(shù)轉(zhuǎn)換器(ADC)和鎖相環(huán)路(PLL)之類的復(fù)雜電路的數(shù)字輸出信號(hào)和振蕩信號(hào)中的量化噪聲和熱噪聲。因而，SDM已經(jīng)成為ADC和PLL的主要構(gòu)件。

PLL的操作是眾所周知的。PLL包含鑒頻鑒相器、壓控振蕩器(VCO)、除法器、環(huán)路濾波器和SDM。SDM接收作為SDM輸入信號(hào)的PLL輸入信號(hào)并提供SDM輸出信號(hào)。除法器與SDM連接，并接收SDM輸出信號(hào)。PLL在預(yù)定的頻率下基于PLL輸入信號(hào)和SDM輸出信號(hào)來(lái)生成振蕩信號(hào)，該預(yù)定頻率處于預(yù)定的頻率范圍內(nèi)。當(dāng)由PLL生成的振蕩信號(hào)處于與預(yù)定頻率不相等的頻率時(shí)，PLL可能會(huì)發(fā)生故障。一般地，當(dāng)SDM運(yùn)行不正確時(shí)，所生成的振蕩信號(hào)將不會(huì)處于正確的頻率。因此，要確保PLL的正確操作，必須要檢查SDM的準(zhǔn)確性，這能夠通過(guò)用于對(duì)SDM執(zhí)行功能測(cè)試的測(cè)試電路來(lái)完成。

一種測(cè)試SDM的方式是將測(cè)試電路連接至PLL(該P(yáng)LL包含SDM)。測(cè)試電路可以是外部示波器或內(nèi)部控制電路。測(cè)試電路接收振蕩信號(hào)并檢查振蕩信號(hào)的頻率是否在預(yù)定的頻率范圍內(nèi)。當(dāng)振蕩信號(hào)的頻率在預(yù)定的頻率范圍之外時(shí)，測(cè)試電路確定PLL沒(méi)有正在正確地運(yùn)行。但是，這種技術(shù)未能識(shí)別導(dǎo)致振動(dòng)信號(hào)中的故障的PLL的構(gòu)件。而且，測(cè)試電路測(cè)試VCO和環(huán)路濾波器，但未能測(cè)試SDM，即使SDM通常是振蕩信號(hào)的頻率的不準(zhǔn)確性的部分原因。

一種用于克服上述問(wèn)題的技術(shù)是使用BIST電路，該BIST電路包含數(shù)模轉(zhuǎn)換器(DAC)和求均值電路(averaging circuit)。DAC與SDM連接，以接收SDM輸出信號(hào)，并生成模擬的SDM輸出信號(hào)。求均值電路接收模擬的SDM輸出信號(hào)并生成模擬的SDM輸出信號(hào)的平均值。BIST電路將模擬的SDM輸出信號(hào)的平均值與SDM輸入信號(hào)進(jìn)行比較并生成SDM測(cè)試信號(hào)。當(dāng)模擬的SDM輸出信號(hào)的平均值與SDM輸入信號(hào)匹配時(shí)，SDM測(cè)試信號(hào)指出SDM正在正確地運(yùn)行。但是，當(dāng)DAC接收SDM輸出信號(hào)的速率小于生成SDM輸出信號(hào)的速率時(shí)，BIST電路將會(huì)無(wú)法準(zhǔn)確地接收SDM輸出信號(hào)，這是所不希望的。而且，當(dāng)DAC在與生成SDM輸出信號(hào)的速率相等的速率下接收SDM輸出信號(hào)時(shí)，DAC的功耗增加。DAC和求均值電路還會(huì)在SDM測(cè)試信號(hào)的生成中引入延遲并且增加BIST電路的復(fù)雜性和面積。

若具有用于測(cè)試SDM使得BIST電路在沒(méi)有導(dǎo)致BIST電路的復(fù)雜性和功耗顯著增加的情況下準(zhǔn)確地讀取SDM輸出信號(hào)的BIST電路將會(huì)是有利的。

附圖說(shuō)明

下面關(guān)于本發(fā)明的優(yōu)選實(shí)施例的詳細(xì)描述在結(jié)合附圖來(lái)閱讀是將會(huì)更好理解。本發(fā)明借助于實(shí)例來(lái)說(shuō)明，但并不受附圖限制，在附圖中相同的附圖標(biāo)記指示相同的元素。

圖1是包含根據(jù)本發(fā)明的一種實(shí)施例的內(nèi)建自測(cè)試(BIST)電路的集成電路(IC)的示意性框圖；

圖2是根據(jù)本發(fā)明的一種實(shí)施例的圖1的BIST電路的參考信號(hào)發(fā)生器的高級(jí)示意性框圖；

圖3是根據(jù)本發(fā)明的一種實(shí)施例的圖1的BIST電路的求均值電路的示意性框圖；

圖4是根據(jù)本發(fā)明的另一種實(shí)施例的圖1的BIST電路的參考信號(hào)發(fā)生器的更詳細(xì)的示意性框圖；以及

圖5是根據(jù)本發(fā)明的另一種實(shí)施例的圖1的BIST電路的求均值電路的電路原理圖。