[發明專利]存儲單元及存儲器

在審

• 申請號: 201610485907.0
• 申請日: 2016-06-22
• 公開（公告）號: CN107527641A
• 公開（公告）日: 2017-12-29
• 發明（設計）人: 葉曉
• 申請（專利權）人: 中芯國際集成電路制造（天津）有限公司;中芯國際集成電路制造（上海）有限公司
• 主分類號: G11C7/12
• 分類號: G11C7/12;G11C7/10
• 代理公司: 上海思微知識產權代理事務所(普通合伙)31237
• 代理人: 屈蘅,李時云

技術領域

本發明涉及存儲器技術領域，特別涉及一種存儲單元及存儲器。

背景技術

存儲器是數字集成電路中重要的組成部分，它更是構建基于微處理器的應用系統不可缺少的一部分。近年來，人們將各種存儲器嵌入在處理器內部以提高處理器的集成度與工作效率，因此，存儲器陣列及其外圍電路的性能在很大程度上決定了整個系統的工作效率。

讀取電路是存儲器的外圍電路的重要組成部分，讀取電路通常被用來在對存儲器的存儲單元進行讀操作時對存儲單元位線(BL，Bit Line)上的微小信號進行采樣變換并進行放大，從而確定存儲單元內的存儲信息。

讀取電路的工作機制是通過將存儲器的存儲單元位線上的電流/電壓與基準電流/電壓比較而讀取存儲單元中的數據。更具體地說，讀取電路的工作分為兩個階段，一是預充電階段，即對選中的存儲單元的位線預充電，二是比較階段，即將選中的存儲單元的位線電流/電壓與基準電流/電壓比較。在預充電階段中，將位線的電位提升至能夠在存儲單元中產生足夠大小的位線電流的水平；而在比較階段中，將位線電流/電壓與基準電流/電壓進行比較并輸出標準邏輯電平，從而起到放大位線信號的作用，便于讀取數據。

參考圖1中所示，將位線電流與基準電流的微小信號差放大為標準的邏輯狀態“0”和“1”，然后輸出“0”或“1”。現有技術的讀取電路至少存在如下缺陷：將位線電流與基準電流比較過程中，基準電流設置為邏輯“0”和“1”之間的電流值，使得邏輯“0”和“1”的電流與基準電流的間隔R1、R2較小，從而導致需要的讀取時間過長，讀取的可靠性低。

發明內容

本發明的目的在于，提供一種存儲單元及存儲器，解決現有技術中存儲單元讀取時間過長、可靠性低的問題。

為解決上述技術問題，本發明提供一種存儲單元，包括：

第一子存儲單元，包括第一晶體管和第二晶體管，所述第一晶體管的柵極連接選擇柵極線，源極連接所述第二晶體管的漏極，漏極連接所述第一位線，所述第二晶體管的柵極連接第一字線，源極連接源極線；

第二子存儲單元，包括第三晶體管和第四晶體管，所述第三晶體管的柵極連接所述選擇柵極線，源極連接所述第四晶體管的漏極，漏極連接所述第二位線，所述第四晶體管的柵極連接第二字線，源極連接所述源極線；

其中，所述第一子存儲單元和所述第二子存儲單元的邏輯狀態相反。

可選的，將所述第一位線與所述第二位線的電流進行比較，得出所述存儲單元的邏輯狀態。

可選的，若所述第一子存儲單元為邏輯“0”，所述第二子存儲單元為邏輯“1”，則所述第一位線的電流大于所述第二位線的電流，所述存儲單元為邏輯“0”。

可選的，若所述第一子存儲單元為邏輯“1”，所述第二子存儲單元為邏輯“0”，則所述第一位線的電流小于所述第二位線的電流，所述存儲單元為邏輯“1”。

可選的，所述第一晶體管、所述第二晶體管、所述第三晶體管及所述第四晶體管均為PMOS晶體管。

可選的，所述第一晶體管包括位于半導體襯底中的第一源極、第一漏極以及位于所述第一源極和所述第一漏極之間的所述半導體襯底上的第一選擇柵極。

可選的，所述第二晶體管包括位于所述半導體襯底中的第二源極、第二漏極、位于所述第二源極和所述第二漏極之間的所述半導體襯底上的第一浮柵極以及位于所述第一浮柵極上的第一控制柵極。

可選的，所述第三晶體管包括位于半導體襯底中的第三源極、第三漏極以及位于所述第三源極和所述第三漏極之間的所述半導體襯底上的第二選擇柵極。

可選的，所述第四晶體管包括位于所述半導體襯底中的第四源極、第四漏極、位于所述第四源極和所述第四漏極之間的所述半導體襯底上的第二浮柵極以及位于所述第二浮柵極上的第二控制柵極。

相應的，本發明還提供一種存儲器，包括：

陣列分布的上述存儲單元；

比較器，具有至少兩個輸入端和一個輸出端，兩個所述輸入端分別連接第一位線和第二位線，并根據所述第一位線和所述第二位線的電流大小，輸出所述存儲單元的邏輯狀態。

可選的，若第一子存儲單元為邏輯“0”，第二子存儲單元為邏輯“1”，則所述第一位線的電流大于所述第二位線的電流，所述比較器輸出所述存儲單元的邏輯狀態“0”。

可選的，若第一子存儲單元為邏輯“1”，第二子存儲單元為邏輯“0”，則所述第一位線的電流小于所述第二位線的電流，所述比較器輸出所述存儲單元的邏輯狀態“1”。