[發明專利]具有延時單元的全異步自建時鐘電路

在審

• 申請號: 201610456956.1
• 申請日: 2016-06-22
• 公開（公告）號: CN107528592A
• 公開（公告）日: 2017-12-29
• 發明（設計）人: 連穎
• 申請（專利權）人: 成都銳成芯微科技股份有限公司
• 主分類號: H03M1/38
• 分類號: H03M1/38
• 代理公司: 暫無信息
• 代理人: 暫無信息

技術領域

本發明涉及集成電路領域，特別是涉及一種具有延時單元的全異步自建時鐘電路。

背景技術

隨著當今電子科技的高速發展，現有的集成電路的結構非常復雜、集成化高且功能也很多樣化，面對電子信息技術的日益增長的需求，整個集成電路產業得到了飛速發展。

在現有的芯片設計中，逐次逼近(SAR)型模數轉換器是眾多系統中不可缺少的模塊，在逐次逼近型模數轉換器中，需要提供系統時鐘信號，控制電路逐位比較和轉換。在高速應用中，這個時鐘頻率會達到GHz，系統級實現難度較大，而且固定周期的時鐘頻率會造成轉換時間的浪費。

實現高速轉換最佳的方法，是根據逐位建立和比較時間的不同，電路自建一個與采樣信號全異步的周期可變的時鐘信號。這樣系統只需根據應用需求，提供采樣信號，不僅可以省去提供高速時鐘的麻煩，而且可以實現最有效的時鐘分配，實現高速轉換。

因此，有必要提供一種具有延時單元的全異步自建時鐘電路來實現模數轉換器高速轉換時的有效時鐘分配。

發明內容

本發明的目的在于克服現有技術的不足，提供一種具有延時單元的全異步自建時鐘電路。

本發明的目的是通過以下技術方案來實現的：一種具有延時單元的全異步自建時鐘電路，包括比較器、與所述比較器相連的或門、與所述或門相連的或非門及與所述或非門及所述比較器相連的延時單元，所述比較器對輸入的模擬信號進行逐次比較與轉換后，輸出數字信號，并通過所述或門的輸出端產生每一位信號的比較結果至所述或非門，所述延時單元連接于所述或非門與所述比較器之間，對所述或非門輸出的信號進行延時并產生時鐘信號至所述比較器。

所述比較器包括兩個輸入端及兩個輸出端，所述比較器對所述兩個輸入端輸入的模擬信號進行逐次比較與轉換后，通過所述兩個輸出端輸出數字信號。

所述或非門具有用于控制所述比較器的工作的控制信號端，在采樣期間，所述控制信號端處于高電平，采樣結束時，所述控制信號端處于低電平。

當所述控制信號端處于高電平時，所述比較器不工作，所述延時單元不產生時鐘信號。

當所述控制信號端處于低電平時，所述比較器開始工作，對所述兩個輸入端輸入的模擬信號進行逐次比較與轉換后，通過所述兩個輸出端輸出數字信號。

本發明的有益效果是：只需根據應用需求，提供采樣信號，不僅可以省去提供高速時鐘 的麻煩，而且可以實現最有效的時鐘分配，實現高速轉換，在高速應用中有明顯優勢。

附圖說明

圖1為本發明具有延時單元的全異步自建時鐘電路的電路結構圖。

圖2為本發明具有延時單元的全異步自建時鐘電路的信號波形圖。

具體實施方式

下面結合附圖進一步詳細描述本發明的技術方案，但本發明的保護范圍不局限于以下所述。

如圖1所示，圖1為本發明具有延時單元的全異步自建時鐘電路的電路結構圖，其包括比較器、與比較器相連的或門、與或門相連的或非門及與或非門及比較器相連的延時單元，其中，比較器包括兩個輸入端ip、in及兩個輸出端op、on，或非門具有用于控制比較器的工作的控制信號端over。

比較器對兩個輸入端ip、in輸入的模擬信號進行逐次比較與轉換后，通過兩個輸出端op、on輸出數字信號，并通過或門的輸出端up產生每一位信號的比較結果至或非門，延時單元連接于或非門與比較器之間，對或非門輸出的信號進行延時并產生時鐘信號ckc至比較器。

本發明具有延時單元的全異步自建時鐘電路的具體工作原理如下：

在采樣期間，控制信號端over處于高電平，即over＝“1”，經過延時單元，時鐘信號ckc為低電平信號，即自建時鐘信號ckc＝“0”，比較器不工作，比較器的兩個輸出端op、on均處于低電平，即op＝“0”，on＝“0”，且或門的輸出端up處于低電平，即up＝“0”，此時，不產生時鐘信號ckc。

當采樣結束時，控制信號端over處于低電平，即over＝“0”，或非門的輸出端輸出高電平信號，即輸出“1”，經過延時單元，時鐘信號ckc為高電平信號，即自建時鐘信號ckc＝“1”，比較器開始工作，對兩個輸入端ip、in輸入的模擬信號進行逐次比較與轉換后，通過兩個輸出端op、on輸出該位數字信號。