[發明專利]具有延時單元的全異步自建時鐘電路在審
| 申請號： | 201610456956.1 | 申請日： | 2016-06-22 |
| 公開（公告）號： | CN107528592A | 公開（公告）日： | 2017-12-29 |
| 發明（設計）人： | 連穎 | 申請（專利權）人： | 成都銳成芯微科技股份有限公司 |
| 主分類號： | H03M1/38 | 分類號： | H03M1/38 |
| 代理公司： | 暫無信息 | 代理人： | 暫無信息 |
| 地址： | 610041 四川省成都市*** | 國省代碼： | 四川;51 |
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| 摘要： | |||
| 搜索關鍵詞： | 具有 延時 單元 異步 自建 時鐘 電路 | ||
1.一種具有延時單元的全異步自建時鐘電路，其特征在于：所述具有延時單元的全異步自建時鐘電路包括比較器、與所述比較器相連的或門、與所述或門相連的或非門及與所述或非門及所述比較器相連的延時單元，所述比較器對輸入的模擬信號進行逐次比較與轉換后，輸出數字信號，并通過所述或門的輸出端產生每一位信號的比較結果至所述或非門，所述延時單元連接于所述或非門與所述比較器之間，對所述或非門輸出的信號進行延時并產生時鐘信號至所述比較器。
2.根據權利要求1所述的具有延時單元的全異步自建時鐘電路，其特征在于：所述比較器包括兩個輸入端及兩個輸出端，所述比較器對所述兩個輸入端輸入的模擬信號進行逐次比較與轉換后，通過所述兩個輸出端輸出數字信號。
3.根據權利要求2所述的具有延時單元的全異步自建時鐘電路，其特征在于：所述或非門具有用于控制所述比較器的工作的控制信號端，在采樣期間，所述控制信號端處于高電平，采樣結束時，所述控制信號端處于低電平。
4.根據權利要求3所述的具有延時單元的全異步自建時鐘電路，其特征在于：當所述控制信號端處于高電平時，所述比較器不工作，所述延時單元不產生時鐘信號。
5.根據權利要求4所述的具有延時單元的全異步自建時鐘電路，其特征在于：當所述控制信號端處于低電平時，所述比較器開始工作，對所述兩個輸入端輸入的模擬信號進行逐次比較與轉換后，通過所述兩個輸出端輸出數字信號。
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