[發明專利]暫態電壓抑制集成電路

有效

• 申請號: 201610454117.6
• 申請日: 2016-06-21
• 公開（公告）號: CN107293538B
• 公開（公告）日: 2019-10-25
• 發明（設計）人: 陳志豪
• 申請（專利權）人: 力智電子股份有限公司
• 主分類號: H01L27/02
• 分類號: H01L27/02
• 代理公司: 北京市柳沈律師事務所 11105
• 代理人: 王珊珊

本發明提供一種暫態電壓抑制集成電路，包括輸入輸出引腳、接地引腳、基板、第一暫態電壓抑制晶粒以及第二暫態電壓抑制晶粒。基板提供共同總線。第一暫態電壓抑制晶粒配置在基板上，且包括第一輸入輸出端與第一參考接地端。第二暫態電壓抑制晶粒配置在基板上，且包括第二輸入輸出端與第二參考接地端。第二參考接地端通過共同總線電性連接至第一參考接地端，第一輸入輸出端連接輸入輸出引腳，第二輸入輸出端連接接地引腳。

技術領域

本發明涉及一種暫態電壓抑制集成電路，尤其涉及一種可分散靜電放電能量的暫態電壓抑制集成電路。

背景技術

在現有的集成電路技術中，利用暫態電壓抑制器(transient voltagesuppressor，TVS)來提供靜電放電電流的路徑，并藉以保護集成電路不因靜電放電現象而損毀是常見的作法。在已知技術領域中，暫態電壓抑制器提供串接在電源端以及接地端間的二極管串與齊納二極管(Zener diode)來配合，并藉此產生電流路徑以執行靜電放電保護的動作。然而，當暫態電壓抑制器上的輸入輸出端上存在靜電放電電壓時，所有的靜電放電能量全由單一暫態電壓抑制器承受。如此一來，暫態電壓抑制器能提供的靜電放電保護能力將會受到限制。

發明內容

本發明提供一種暫態電壓抑制集成電路，可有效增加靜電放電保護的能力。

本發明提供一種暫態電壓抑制集成電路，其包括輸入輸出引腳、接地引腳、基板、第一暫態電壓抑制晶粒以及第二暫態電壓抑制晶粒。基板提供共同總線。第一暫態電壓抑制晶粒配置在基板上，且包括第一輸入輸出端與第一參考接地端。第二暫態電壓抑制晶粒配置在基板上，且包括第二輸入輸出端與第二參考接地端。第二參考接地端通過共同總線電性連接至第一參考接地端，第一輸入輸出端連接輸入輸出引腳，第二輸入輸出端連接接地引腳。

在本發明的一實施例中，上述的第一暫態電壓抑制晶粒包括二極管串以及齊納二極管，連接于電源端以及第一參考接地端間。二極管串包括第一輸入輸出端。齊納二極管的陽極連接至第一參考接地端，陰極連接至電源端。

在本發明的一實施例中，上述的二極管串包括第一溝道二極管以及第二溝道二極管。第一溝道二極管的陰極連接至電源端，其陽極連接至第一輸入輸出端。第二溝道二極管的陰極連接至第一溝道二極管的陽極，其陽極連接至第一參考接地端。

在本發明的一實施例中，上述的第二暫態電壓抑制晶粒包括二極管串以及齊納二極管。二極管串連接于電源端以及第二參考接地端間，二極管串包括第二輸入輸出端。齊納二極管的陽極連接至第二參考接地端，其陰極連接至電源端。

在本發明的一實施例中，上述的二極管串包括第一溝道二極管以及第二溝道二極管。第一溝道二極管的陰極連接至電源端，其陽極連接至第二輸入輸出端。第二溝道二極管的陰極連接至第一溝道二極管的陽極，其陰極連接至第二參考接地端。

在本發明的一實施例中，上述的第二暫態電壓抑制晶粒與第一暫態電壓抑制晶粒為相同構造。

在本發明的一實施例中，上述的暫態電壓抑制晶粒的基底與基板電性隔離。

在本發明的一實施例中，上述的第二暫態電壓抑制晶粒更具有一電源端，其中電源端與共同總線電性連接。

在本發明的一實施例中，當上述的第一暫態電壓抑制晶粒的數量為多個時，第二暫態電壓抑制晶粒配置于暫態電壓抑制晶粒的幾何中心。