[發明專利]負壓輸出電路

有效

• 申請號: 201610408945.6
• 申請日: 2016-06-08
• 公開（公告）號: CN107481760B
• 公開（公告）日: 2020-06-02
• 發明（設計）人: 羅光燕;倪昊;周耀
• 申請（專利權）人: 中芯國際集成電路制造（天津）有限公司;中芯國際集成電路制造（上海）有限公司
• 主分類號: G11C16/30
• 分類號: G11C16/30
• 代理公司: 上海思微知識產權代理事務所(普通合伙) 31237
• 代理人: 屈蘅;李時云

本發明提供一種負壓輸出電路，包括依次連接的負壓探測單元、比較單元和輸出單元，其中，第一輸入端、第二輸入端、第一電源端和第二電源端連接所述輸出單元，所述第一輸入端、所述第二輸入端以及所述第一電源端還連接所述比較單元，所述第二電源端還連接所述負壓探測單元；所述負壓探測單元輸出比較信號到所述比較單元，當所述第二電源端的電壓下降到一預設值時，所述負壓探測單元將所述比較信號拉高，所述比較單元將所述第一輸入端、所述第二輸入端以及所述第一電源端的電壓拉低。本發明中，降低輸出單元中的晶體管源漏之間的壓差，防止輸出單元的壓差過大損傷器件結構。

技術領域

本發明涉及集成電路技術領域，特別涉及一種負壓輸出電路。

背景技術

負壓輸出電壓廣泛應用于非易失性存儲器(non-volatile memory)等需要提供負高壓的器件中。參考圖1所示，現有技術的負壓輸出電路包括第一PMOS晶體管P1、第二PMOS晶體管P2、第一NMOS晶體管N1和第二NMOS晶體管N2，第一電源端VDD連接第一PMOS晶體管P1和第二PMOS晶體管P2，第二電源端VNN連接第一NMOS晶體管N1和第二NMOS晶體管N2，第一電源端VDD為正電壓，第二電源端VNN為負電壓，第一輸入端iIN接第一PMOS晶體管P1的柵極，第二輸入端iINb接第二PMOS晶體管P2的柵極，第一輸入端iIN通過一反相電路連接第二輸入端iINb，當第一輸入端iIN為高電位時，第二輸入端iINb為低電位，第一PMOS晶體管P1和第二NMOS晶體管N2關閉，第一輸出端OUTb輸出第二電源端VNN的負電壓，第二PMOS晶體管P2和第一NMOS晶體管N1打開，第二輸出端OUT輸出第一電源端VDD的電壓。因此，電路中的第一PMOS晶體管P1和第二NMOS晶體管N2源漏之間的壓差為VDD-VNN，壓差較大易損傷晶體管的器件結構。同樣的，當第一輸入端iIN為低電位時，第二PMOS晶體管P2和第一NMOS晶體管N1源漏之間的壓差為VDD-VNN，壓差較大易損傷晶體管的器件結構。

發明內容

本發明的目的在于，提供一種負壓輸出電路，解決現有技術中電路的壓差過大，易損傷電路中的器件結構的問題。

為解決上述技術問題，本發明提供一種負壓輸出電路，包括依次連接的負壓探測單元、比較單元和輸出單元，其中，第一輸入端、第二輸入端、第一電源端和第二電源端連接所述輸出單元，所述第一輸入端、所述第二輸入端以及所述第一電源端還連接所述比較單元，所述第二電源端還連接所述負壓探測單元；所述負壓探測單元輸出比較信號到所述比較單元，當所述第二電源端的電壓下降到一預設值時，所述負壓探測單元將所述比較信號拉高，所述比較單元將所述第一輸入端、所述第二輸入端以及所述第一電源端的電壓拉低。

可選的，所述輸出單元包括：

第一PMOS晶體管，連接于所述第一電源端和所述第一輸出端之間，柵極連接所述第一輸入端；

第二PMOS晶體管，連接于所述第一電源端和所述第二輸出端之間，柵極連接所述第二輸入端；

第一NMOS晶體管，連接于所述第一輸出端與所述第二電源端之間，柵極連接所述第二輸出端；

第二NMOS晶體管，連接于所述第二輸出端與所述第二電源端之間，柵極連接所述第一輸出端。

可選的，所述比較單元包括：

第一或非電路，輸入端連接第三輸入端和所述比較信號，輸出端連接所述第二輸入端；

第二或非電路，輸入端連接所述第二輸入端和所述比較信號，輸出端連接所述第一輸入端；

反相電路，輸入端連接所述比較信號，輸出端連接所述第一電源端。