[發(fā)明專利]半導體結構及其制造方法

有效

• 申請?zhí)枺?/td>: 201610407359.X
• 申請日: 2016-06-12
• 公開（公告）號: CN107492551B
• 公開（公告）日: 2019-12-31
• 發(fā)明（設計）人: 周飛
• 申請（專利權）人: 中芯國際集成電路制造(上海)有限公司;中芯國際集成電路制造(北京)有限公司
• 主分類號: H01L27/11
• 分類號: H01L27/11;H01L27/092;H01L21/8238;H01L21/8244
• 代理公司: 11227 北京集佳知識產權代理有限公司
• 代理人: 高靜;吳敏

1.一種半導體結構的制造方法，其特征在于，包括：

提供基底，所述基底包括襯底、以及凸出于所述襯底的鰭部，所述襯底包括第一區(qū)域和第二區(qū)域，所述第一區(qū)域和第二區(qū)域用于形成不同類型的晶體管；

形成覆蓋所述鰭部頂部和側壁的柵介質層；

在所述第一區(qū)域和第二區(qū)域交界處的柵介質層上形成阻擋層，所述阻擋層至少覆蓋所述交界處第二區(qū)域的柵介質層；

在所述第二區(qū)域的柵介質層和阻擋層上形成第二功函數(shù)層；

在所述第一區(qū)域的柵介質層上形成第一功函數(shù)層。

2.如權利要求1所述的半導體結構的制造方法，其特征在于，所述阻擋層具有無定形結構。

3.如權利要求1或2所述的半導體結構的制造方法，其特征在于，所述阻擋層的材料為TiSiN或TaSiN。

4.如權利要求1所述的半導體結構的制造方法，其特征在于，所述阻擋層僅覆蓋交界處所述第二區(qū)域的柵介質層。

5.如權利要求4所述的半導體結構的制造方法，其特征在于，在所述第一區(qū)域和第二區(qū)域交界處的柵介質層上形成阻擋層的步驟包括：形成保形覆蓋所述柵介質層的阻擋膜；

在所述第一區(qū)域和第二區(qū)域交界處的阻擋膜上形成圖形層，所述圖形層僅覆蓋交界處所述第二區(qū)域的阻擋膜；

以所述圖形層為掩膜，刻蝕所述阻擋膜直至露出所述柵介質層，形成阻擋層；

去除所述圖形層。

6.如權利要求1所述的半導體結構的制造方法，其特征在于，所述阻擋層還覆蓋交界處所述第一區(qū)域的柵介質層；

形成所述第一功函數(shù)層的步驟中，所述第一功函數(shù)層還位于交界處所述第一區(qū)域的阻擋層上。

7.如權利要求6所述的半導體結構的制造方法，其特征在于，在所述第一區(qū)域和第二區(qū)域交界處的柵介質層上形成阻擋層的步驟包括：形成保形覆蓋所述柵介質層的阻擋膜；

在所述第一區(qū)域和第二區(qū)域交界處的阻擋膜上形成圖形層，所述圖形層覆蓋交界處所述第一區(qū)域和第二區(qū)域的阻擋膜；

以所述圖形層為掩膜，刻蝕所述阻擋膜直至露出所述柵介質層，形成阻擋層；

去除所述圖形層。

8.如權利要求5或7所述的半導體結構的制造方法，其特征在于，形成所述阻擋膜的工藝為原子層沉積工藝。

9.如權利要求8所述的半導體結構的制造方法，其特征在于，所述阻擋膜的材料為TiSiN，所述原子層沉積工藝的工藝參數(shù)包括：向原子層沉積室內通入的前驅體為含Ti、Si和N的前驅體，工藝溫度為80攝氏度至450攝氏度，壓強為2毫托至500毫托，沉積次數(shù)為6次至80次。

10.如權利要求1所述的半導體結構的制造方法，其特征在于，所述阻擋層的厚度為至

11.如權利要求1所述的半導體結構的制造方法，其特征在于，沿平行于所述襯底方向，所述阻擋層的尺寸為5nm至50nm。

12.如權利要求1所述的半導體結構的制造方法，其特征在于，所述半導體結構為SRAM，所述第一區(qū)域用于形成N型下拉晶體管，所述第二區(qū)域用于形成P型上拉晶體管；

所述第一功函數(shù)層的材料為N型功函數(shù)材料，所述第二功函數(shù)層的材料為P型功函數(shù)材料。

13.一種半導體結構，其特征在于，包括：

基底，所述基底包括襯底、以及凸出于所述襯底的鰭部，所述襯底包括第一區(qū)域和第二區(qū)域，所述第一區(qū)域和第二區(qū)域的晶體管類型不同；

柵介質層，覆蓋所述鰭部的頂部和側壁；

阻擋層，位于所述第一區(qū)域和第二區(qū)域交界處的柵介質層上，所述阻擋層至少位于所述交界處第二區(qū)域的柵介質層上；

第二功函數(shù)層，位于所述第二區(qū)域的柵介質層和阻擋層上；

第一功函數(shù)層，位于所述第一區(qū)域的柵介質層上。