[發明專利]半導體結構及其制造方法

有效

• 申請號: 201610405073.8
• 申請日: 2016-06-08
• 公開（公告）號: CN107481933B
• 公開（公告）日: 2020-05-08
• 發明（設計）人: 周飛
• 申請（專利權）人: 中芯國際集成電路制造(上海)有限公司;中芯國際集成電路制造(北京)有限公司
• 主分類號: H01L21/336
• 分類號: H01L21/336;H01L21/762;H01L29/10;H01L29/78
• 代理公司: 北京集佳知識產權代理有限公司 11227
• 代理人: 高靜;吳敏

一種半導體結構及其制造方法，所述方法包括：提供基底，基底包括襯底以及位于襯底上的分立的鰭部；在鰭部之間襯底上形成低于鰭部頂部的第一隔離層；在凸出于第一隔離層的鰭部側壁上形成阻擋層；形成阻擋層后，在第一隔離層上形成第二隔離層，第一隔離層和第二隔離層用于構成隔離結構；形成橫跨鰭部且覆蓋部分鰭部頂部和側壁的柵極結構；在第二隔離層上形成掩膜柵結構；去除柵極結構兩側的部分厚度鰭部，在鰭部內形成凹槽，其中刻蝕工藝對鰭部的刻蝕速率大于對阻擋層的刻蝕速率。本發明在第二隔離層與鰭部之間形成阻擋層，在形成凹槽時可以避免刻蝕工藝對鰭部邊緣區域隔離結構產生過刻蝕，從而可以避免因隔離結構損耗而引起凹槽形貌改變的問題。

技術領域

本發明涉及半導體領域，尤其涉及一種半導體結構及其制造方法。

背景技術

隨著半導體工藝技術的不斷發展，半導體工藝節點遵循摩爾定律的發展趨勢不斷減小。為了適應工藝節點的減小，不得不不斷縮短MOSFET場效應管的溝道長度。溝道長度的縮短具有增加芯片的管芯密度，增加MOSFET場效應管的開關速度等好處。

然而，隨著器件溝道長度的縮短，器件源極與漏極間的距離也隨之縮短，這樣一來柵極對溝道的控制能力變差，使得亞閾值漏電(subthreshold leakage)現象，即所謂的短溝道效應(SCE：short-channel effects)更容易發生。

因此，為了更好的適應器件尺寸按比例縮小的要求，半導體工藝逐漸開始從平面MOSFET晶體管向具有更高功效的三維立體式的晶體管過渡，如鰭式場效應管(FinFET)。FinFET中，柵極至少可以從兩側對超薄體(鰭部)進行控制，具有比平面MOSFET器件強得多的柵對溝道的控制能力，能夠很好的抑制短溝道效應；且FinFET相對于其他器件，具有更好的現有的集成電路制作技術的兼容性。

現有半導體器件制作工藝中，載流子的遷移率是影響晶體管性能的主要因素之一，有效提高載流子遷移率成為了晶體管器件制造工藝的重點之一。由于應力可以改變硅材料的能隙和載流子遷移率，因此通過形成應力層來提高MOS晶體管的性能成為越來越常用的手段。具體地，在NMOS器件中形成能提供拉應力的應力層以提高電子遷移率，在PMOS器件中形成能提供壓應力的應力層以提高空穴遷移率。

但是，即使在FinFET制造工藝中引入應力層，現有技術的半導體器件的電學性能依舊較差。

發明內容

本發明解決的問題是提供一種半導體結構及其制造方法，優化半導體器件的電學性能。

為解決上述問題，本發明提供一種半導體結構的制造方法，包括：提供基底，所述基底包括襯底以及位于襯底上的分立的鰭部；在所述鰭部之間的襯底上形成第一隔離層，所述第一隔離層頂部低于所述鰭部頂部；在凸出于所述第一隔離層的鰭部側壁上形成阻擋層；形成所述阻擋層后，在所述第一隔離層上形成第二隔離層，所述第二隔離層頂部與所述鰭部頂部齊平，所述第一隔離層和第二隔離層用于構成隔離結構；形成橫跨所述鰭部且覆蓋鰭部部分頂部和側壁表面的柵極結構；在所述第二隔離層上形成掩膜柵結構；去除位于所述柵極結構兩側的部分厚度的鰭部，在所述鰭部內形成凹槽，其中，所述刻蝕工藝對鰭部的刻蝕速率大于對所述阻擋層的刻蝕速率；在所述凹槽內形成應力層；在所述應力層內形成源漏摻雜區。

可選的，所述阻擋層的材料與所述第二隔離層的材料不同。

可選的，所述阻擋層的材料為非晶硅、非晶碳、氧化硅、氮化硅或氮氧化硅。

可選的，所述阻擋層的厚度為至

可選的，形成所述阻擋層的工藝為原子層沉積工藝。

可選的，所述阻擋層的材料為氮化硅，所述原子層沉積工藝的工藝參數包括：向原子層沉積室內通入的前驅體為含硅和氮的前驅體，前驅體的氣體流量為500sccm至5000sccm，工藝溫度為80攝氏度至300攝氏度，壓強為0.1托至20托，沉積次數為5次至200次。