[發(fā)明專利]一種多路選擇電路、靜態(tài)隨機存取存儲器以及電子裝置

在審

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• 申請日: 2016-06-07
• 公開（公告）號: CN107481754A
• 公開（公告）日: 2017-12-15
• 發(fā)明（設計）人: 孟煥;姜敏;李智;劉曉慶
• 申請（專利權(quán)）人: 中芯國際集成電路制造（上海）有限公司;中芯國際集成電路制造（北京）有限公司
• 主分類號: G11C11/419
• 分類號: G11C11/419
• 代理公司: 北京市磐華律師事務所11336
• 代理人: 董巍,高偉

技術領域

本發(fā)明涉及電子電路領域，具體而言涉及一種多路選擇電路、靜態(tài)隨機存取存儲器及電子裝置。

背景技術

在靜態(tài)隨機存取存儲器(SRAM)中，當某些存儲單元中的數(shù)據(jù)與希望寫入的數(shù)據(jù)相反時，例如，存儲單元中的數(shù)據(jù)是“1”，存儲單元的內(nèi)部節(jié)點BC處的電壓Vbc＝VDD，并且內(nèi)部節(jié)點BCN處的電壓Vbcn＝0，而希望在存儲單元中寫入“0”。與此同時，字線(WordLine)的電壓是高電平，下拉NMOS晶體管將導通，這樣會致使位線BLX的電壓下降，而位線BLX的電壓下降是不希望看到的現(xiàn)象。造成這種現(xiàn)象的原因在于，存儲單元中通過下拉NMOS晶體管的下拉電流遠遠比多路選擇器(YMUX)中的PMOS晶體管的上拉電流大，因此造成位線BLX的電壓下降。在該情形中，如果仍舊采用傳統(tǒng)的多路選擇器結(jié)構(gòu)，則位線BL和位線BLX二者的電壓都將下降。這意味著，在這種情形中寫入數(shù)據(jù)時具有高風險，這可導致寫入失敗。

因此，需要提供一種用于靜態(tài)隨機存取存儲器的多路選擇電路，以解決上面提到的問題。

發(fā)明內(nèi)容

針對現(xiàn)有技術的不足，本發(fā)明提出一種改進型的靜態(tài)隨機存取存儲器的多路選擇電路、靜態(tài)隨機存取存儲器及電子裝置，在本發(fā)明中，相比傳統(tǒng)方法可以增加寫入裕度，并且可以保證正確地寫入數(shù)據(jù)。

本發(fā)明的實施例提供一種用于靜態(tài)隨機存取存儲器的多路選擇電路，包括：

與所述多路選擇電路相連接的第一位線和第二位線，其中所述第一位線和所述第二位線之間設置有至少一個存儲單元；

以及一個位線電壓保持電路，其設置為與所述第一位線和所述第二位線相連，在所述存儲單元處于寫模式的情況下，配置為保持所述第一位線或第二位線為高電源電壓VDD。

示例性地，在所述存儲單元處于寫模式的情況下，所述位線電壓保持電路基于所述第一位線和所述第二位線之間的電壓差，輸出電壓調(diào)節(jié)信號給第一位線或第二位線。

示例性地，所述位線電壓保持電路包括第一PMOS晶體管和第二PMOS晶體管。

示例性地，所述第一PMOS晶體管和第二PMOS晶體管相同。

示例性地，所述第一PMOS晶體管和所述第二PMOS晶體管的源極共同連接到高電源電壓VDD，所述第一PMOS晶體管的柵極連接到所述第二位線和所述第二PMOS晶體管的漏極，所述第二PMOS晶體管的柵極連接到所述第一位線和所述第一PMOS晶體管的漏極。

示例性地，當所述第一位線電壓下降，則所述第二PMOS晶體管打開，從而所述第二位線電壓被抬高至高電源電壓VDD，從而所述第一PMOS管關閉，從而進一步促使所述第一位線電壓下降。

示例性地，當所述第二位線電壓下降，則所述第一PMOS晶體管打開，所述第一位線電壓被抬高至高電源電壓VDD，從而所述第二PMOS管關閉，從而進一步促使所述第二位線電壓下降。

本發(fā)明的另一實施例提供一種靜態(tài)隨機存取存儲器，其包括上述的多路選擇電路。

本發(fā)明的又一實施例提供一種電子裝置，其包括上述的靜態(tài)隨機存取存儲器。

本發(fā)明提供的多路選擇電路，會使靜態(tài)隨機存取存儲器在處于寫狀態(tài)的情況下，能夠增加寫入余量，從而可以保證正確地寫入數(shù)據(jù)。

附圖說明

本發(fā)明的下列附圖在此作為本發(fā)明的一部分用于理解本發(fā)明。附圖中示出了本發(fā)明的實施例及其描述，用來解釋本發(fā)明的原理。

附圖中：

圖1為現(xiàn)有技術中的存儲單元的原理圖；

圖2為傳統(tǒng)多路選擇器結(jié)構(gòu)的電路的示意圖；

圖3為現(xiàn)有技術中優(yōu)化的多路選擇器結(jié)構(gòu)的原理圖；

圖4為根據(jù)本發(fā)明的實施例的多路選擇電路結(jié)構(gòu)的原理圖；

圖5為根據(jù)本發(fā)明的實施例的多路選擇電路的Vbl和Vblx仿真結(jié)果的示意圖；

圖6為根據(jù)本發(fā)明的實施例的多路選擇電路與傳統(tǒng)技術中的多路選擇電路的仿真對比結(jié)果的示意圖；以及

圖7為根據(jù)本發(fā)明的實施例的電子裝置的框圖。

具體實施方式

在下文的描述中，給出了大量具體的細節(jié)以便提供對本發(fā)明更為徹底的理解。然而，對于本領域技術人員而言顯而易見的是，本發(fā)明可以無需一個或多個這些細節(jié)而得以實施。在其他的例子中，為了避免與本發(fā)明發(fā)生混淆，對于本領域公知的一些技術特征未進行描述。