[發(fā)明專利]一種網(wǎng)絡(luò)設(shè)備和網(wǎng)絡(luò)報(bào)文轉(zhuǎn)發(fā)方法

有效

• 申請(qǐng)?zhí)枺?/td>: 201610382934.5
• 申請(qǐng)日: 2016-05-31
• 公開（公告）號(hào): CN107453999B
• 公開（公告）日: 2020-10-02
• 發(fā)明（設(shè)計(jì)）人: 趙志宇;慕長(zhǎng)林
• 申請(qǐng)（專利權(quán)）人: 新華三技術(shù)有限公司
• 主分類號(hào): H04L12/741
• 分類號(hào): H04L12/741
• 代理公司: 北京柏杉松知識(shí)產(chǎn)權(quán)代理事務(wù)所(普通合伙) 11413
• 代理人: 馬敬;項(xiàng)京

1.一種網(wǎng)絡(luò)設(shè)備，其特征在于，包括：SOC CPU和網(wǎng)絡(luò)接口板；

其中，所述SOC CPU包括：CPU CORE，通過(guò)SOC CPU片內(nèi)高速總線與所述CPU CORE相連的第一邏輯裝置，以及與所述第一邏輯裝置連接的高速外設(shè)部件互連標(biāo)準(zhǔn)根復(fù)用器PCI-ERC；所述網(wǎng)絡(luò)接口板包括：網(wǎng)絡(luò)接口功能子模塊、第二邏輯裝置和PCI-E Endpoint，所述第二邏輯裝置分別與所述網(wǎng)絡(luò)接口功能子模塊和所述PCI-E Endpoint連接；所述PCI-E RC通過(guò)PCI-E總線與所述PCI-E Endpoint相連；

所述第二邏輯裝置接收所述網(wǎng)絡(luò)接口功能子模塊發(fā)送的網(wǎng)絡(luò)報(bào)文，以第一邏輯裝置中的臨時(shí)接收Buffer的地址為目的地址，封裝成PCI-E Memory寫事務(wù)，并通過(guò)所述PCI-EEndpoint發(fā)送至所述PCI-E RC，所述PCI-E RC解析出網(wǎng)絡(luò)報(bào)文，并發(fā)送至所述臨時(shí)接收Buffer，所述第一邏輯裝置將所述臨時(shí)接收Buffer中的網(wǎng)絡(luò)報(bào)文存儲(chǔ)至目標(biāo)接收Buffer；

所述第一邏輯裝置接收所述CPU CORE發(fā)送的網(wǎng)絡(luò)報(bào)文，以第二邏輯裝置中的臨時(shí)發(fā)送Buffer的地址為目的地址，封裝成PCI-E Memory寫事務(wù)，并通過(guò)所述PCI-E RC發(fā)送至所述PCI-E Endpoint，所述PCI-E Endpoint解析出網(wǎng)絡(luò)報(bào)文，并發(fā)送至所述臨時(shí)發(fā)送Buffer，所述第二邏輯裝置將所述臨時(shí)發(fā)送Buffer中的網(wǎng)絡(luò)報(bào)文發(fā)送至所述網(wǎng)絡(luò)接口功能子模塊。

2.根據(jù)權(quán)利要求1所述的網(wǎng)絡(luò)設(shè)備，其特征在于，

所述CPU CORE將所述臨時(shí)接收Buffer的地址作為有效載荷，將第二邏輯裝置中接收Buffer配置寄存器地址作為目的地址，封裝成PCI-E Memory寫事務(wù)，將PCI-E Memory寫事務(wù)通過(guò)所述第一邏輯裝置和PCI-E RC發(fā)送至所述PCI-E Endpoint，所述PCI-E Endpoint解析出所述臨時(shí)接收Buffer的地址后，發(fā)送至所述第二邏輯裝置；

所述CPU CORE將所述第二邏輯裝置中的臨時(shí)發(fā)送Buffer的地址發(fā)送至所述第一邏輯裝置。

3.根據(jù)權(quán)利要求1所述的網(wǎng)絡(luò)設(shè)備，其特征在于，

所述第一邏輯裝置將所述臨時(shí)接收Buffer中的網(wǎng)絡(luò)報(bào)文存儲(chǔ)至目標(biāo)接收buffer，包括：

所述第一邏輯裝置從所述第一邏輯裝置的接收緩沖寄存器描述符BD鏈中確定空閑的目標(biāo)接收BD，將所述臨時(shí)接收Buffer中的網(wǎng)絡(luò)報(bào)文存儲(chǔ)至所述目標(biāo)接收BD對(duì)應(yīng)的目標(biāo)接收Buffer中；

在所述第一邏輯裝置將所述臨時(shí)接收Buffer中的網(wǎng)絡(luò)報(bào)文存儲(chǔ)至目標(biāo)接收buffer之后：

所述第一邏輯裝置更新所述目標(biāo)接收BD的狀態(tài)為非空閑狀態(tài)，并向所述CPU CORE發(fā)送中斷通知；

所述CPU CORE響應(yīng)中斷通知，處理所述目標(biāo)接收Buffer中的網(wǎng)絡(luò)報(bào)文，處理完成后更新所述目標(biāo)接收BD的狀態(tài)為空閑狀態(tài)。

4.根據(jù)權(quán)利要求3所述的網(wǎng)絡(luò)設(shè)備，其特征在于，所述網(wǎng)絡(luò)設(shè)備還包括系統(tǒng)內(nèi)存，所述系統(tǒng)內(nèi)存與所述SOC CPU連接；

所述目標(biāo)接收Buffer位于所述系統(tǒng)內(nèi)存或所述第一邏輯裝置中。

5.根據(jù)權(quán)利要求1所述的網(wǎng)絡(luò)設(shè)備，其特征在于，

所述第一邏輯裝置接收所述CPU CORE發(fā)送的網(wǎng)絡(luò)報(bào)文，包括：

所述CPU CORE獲得所述第一邏輯裝置發(fā)送緩沖寄存器描述符BD鏈中空閑的目標(biāo)發(fā)送BD，將網(wǎng)絡(luò)報(bào)文存儲(chǔ)至所述目標(biāo)發(fā)送BD對(duì)應(yīng)的目標(biāo)發(fā)送Buffer中，并更新所述目標(biāo)發(fā)送BD的狀態(tài)為非空閑狀態(tài)；

所述第一邏輯裝置輪詢所述發(fā)送BD鏈，當(dāng)檢測(cè)到所述目標(biāo)發(fā)送BD的狀態(tài)由空閑狀態(tài)更新為非空閑狀態(tài)時(shí)，從所述目標(biāo)發(fā)送Buffer中讀取網(wǎng)絡(luò)報(bào)文；

在將PCI-E Memory寫事務(wù)通過(guò)所述PCI-E RC發(fā)送至所述PCI-E Endpoint之后：

所述第一邏輯裝置更新所述目標(biāo)發(fā)送BD的狀態(tài)為空閑狀態(tài)，向所述CPU CORE發(fā)送中斷通知，所述CPU CORE響應(yīng)中斷通知。