[發明專利]并串轉換電路

有效

• 申請號: 201610366319.5
• 申請日: 2016-05-27
• 公開（公告）號: CN107437945B
• 公開（公告）日: 2021-02-26
• 發明（設計）人: 孟時光;趙鵬飛;楊宗仁
• 申請（專利權）人: 龍芯中科技術股份有限公司
• 主分類號: H03M9/00
• 分類號: H03M9/00
• 代理公司: 北京同立鈞成知識產權代理有限公司 11205
• 代理人: 張洋;劉芳

本發明提供一種并串轉換電路，包括：反相器和N個動態觸發器；N與接收到的并行數據的位數相同；N個動態觸發器的輸出端均與反相器的輸入端連接；第n個動態觸發器的數據接收端接收N位并行數據中的第n位數據，第n個動態觸發器的時鐘信號接收端接收第n個時鐘信號；其中，各時鐘信號的時鐘周期均與N位并行數據的更新周期相同，且各時鐘信號的高電平不交疊，各動態觸發器的電路結構中不包括反相器，n的取值為從1至N的正整數。本發明提供的并串轉換電路，簡化了并串轉換電路的結構，降低了路徑上的時序要求并減少了電路所占面積。

技術領域

本發明涉及計算機領域，尤其涉及一種并串轉換電路。

背景技術

在集成電路領域中，芯片中處理器在處理數據時，通常采用多位二進制數并行的方式進行數據處理以提高運算能力，但是芯片在對外輸出數據時，芯片的每個管腳只能輸出一位數據。管腳越多則會導致芯片面積越大，而芯片面積與芯片的制作花銷成正比，因此為節約經費，輸出的并行數據到達芯片的管腳前，需經過一個并串轉換電路，得到串行數據，再將串行數據通過一個管腳輸出，從而降低管腳需求量。

圖1為現有的8轉1并串轉換電路的原理圖，圖2為圖1中的A區域的電路結構示意圖。如圖1和圖2所示，現有并串轉換電路通常為由多級二選一選擇器MUX構成的樹形結構(圖1中以8位并行數據轉換為1位串行數據為例)。每個MUX可以將并行的兩位數據在該MUX的兩個時鐘周期內轉換為串行的數據輸出，因此，MUX的時鐘頻率需為并行數據的更新頻率的兩倍。隨著樹形結構層級的增多、MUX數量的增多，數據需經過的路徑越長，為保證各數據嚴格按照順序輸出，并串轉換電路中各路徑上的時序要求較高，而且如模塊A所示，需在轉換路徑上增加觸發器和鎖存器來保證并串轉換時的時序，故導致電路所占面積增大；因此現有的并串轉換電路存在時序要求嚴格、面積較大的問題。

發明內容

本發明提供一種并串轉換電路，用以解決現有的并串轉換電路存在時序要求嚴格、面積較大的問題。

本發明一方面提供一種并串轉換電路，包括：反相器和N個動態觸發器；所述N與接收到的并行數據的位數相同；

所述N個動態觸發器的輸出端均與所述反相器的輸入端連接；

第n個所述動態觸發器的數據接收端接收N位并行數據中的第n位數據，第n個動態觸發器的時鐘信號接收端接收第n個時鐘信號；

其中，各所述時鐘信號的時鐘周期均與所述N位并行數據的更新周期相同，且各所述時鐘信號的高電平不交疊，各所述動態觸發器的電路結構中不包括反相器，n的取值為從1至N的正整數。

如上所述的并串轉換電路，各所述時鐘信號的高電平時長均占所述N位并行數據的更新周期的N分之1。

如上所述的并串轉換電路，所述N個動態觸發器各自對應的時鐘信號依次處于高電平。

本發明提供的并串轉換電路，由N個輸出端連接的動態觸發器連接一個反相器構成，通過為N個動態觸發器提供高電平不交疊的N個時鐘信號，控制N個動態觸發器依次導通，按順序依次輸出N個數據，進而實現N位并行數據的并串轉換。本發明提供的并串轉換電路無需設置選擇器以在多個動態觸發器的輸出數據中選擇要輸出的數據，也無需設置鎖存器以保存時鐘信號為高電平時動態觸發器輸出的數據，簡化了并串轉換電路的結構，降低了路徑上的時序要求并減少了電路所占面積。同時，該電路可以實現任意位數的并行數據的并串轉換，而現有的樹形并串轉換電路僅能實現2的指數冪位數的并行數據的并串轉換，該電路具有較大的適用范圍。

本發明另一方面還提供一種并串轉換電路，包括：兩個M轉一并串轉換電路，以及一個二轉一并串轉換電路，所述M為大于等于2的整數，所述M轉一并串轉換電路為如權利要求1所述的并串轉換電路，其中N＝M，所述二轉一并串轉換電路為如權利要求1所述的并串轉換電路，其中N＝2；