[發明專利]并串轉換電路

有效

• 申請號: 201610366319.5
• 申請日: 2016-05-27
• 公開（公告）號: CN107437945B
• 公開（公告）日: 2021-02-26
• 發明（設計）人: 孟時光;趙鵬飛;楊宗仁
• 申請（專利權）人: 龍芯中科技術股份有限公司
• 主分類號: H03M9/00
• 分類號: H03M9/00
• 代理公司: 北京同立鈞成知識產權代理有限公司 11205
• 代理人: 張洋;劉芳

1.一種并串轉換電路，其特征在于，包括：反相器和N個動態觸發器；所述N與接收到的并行數據的位數相同；

所述N個動態觸發器的輸出端均與所述反相器的輸入端連接；

第n個所述動態觸發器的數據接收端接收N位并行數據中的第n位數據，第n個動態觸發器的時鐘信號接收端接收第n個時鐘信號；

其中，各所述時鐘信號的時鐘周期均與所述N位并行數據的更新周期相同，且各所述時鐘信號的高電平不交疊，各所述動態觸發器的電路結構中不包括反相器，n的取值為從1至N的正整數；

各所述時鐘信號的高電平時長均占所述N位并行數據的更新周期的N分之1；

所述N個動態觸發器各自對應的時鐘信號依次處于高電平；

其中，當N等于2時，第一動態觸發器的數據接收端接收兩位并行數據中的數據1，時鐘信號接收端接收時鐘+，第二動態觸發器的數據接收端接收兩位并行數據中的數據2，時鐘信號接收端接收時鐘-，時鐘+和時鐘-互為差分信號，當時鐘+處于高電平時，第一動態觸發器將數據1輸出，此時時鐘-處于低電平，第二動態觸發器無法提供驅動，不能輸出數據2，當時鐘+處于低電平時，時鐘-處于高電平，此時第二動態觸發器將數據2輸出至反相器，而第一動態觸發器沒有驅動，不能輸出數據1。

2.一種并串轉換電路，其特征在于，包括：兩個M轉一并串轉換電路，以及一個二轉一并串轉換電路，所述M為大于等于2的整數，所述M轉一并串轉換電路為如權利要求1所述的并串轉換電路，其中N＝M，所述二轉一并串轉換電路為如權利要求1所述的并串轉換電路，其中N＝2；

所述兩個M轉一并串轉換電路的2M個數據接收端分別接收2M位并行數據中的一位數據，兩個所述M轉一并串轉換電路的兩個數據輸出端分別與所述二轉一并串轉換電路的兩個數據接收端中的一個數據接收端連接；

所述兩個M轉一并串轉換電路的2M個時鐘信號接收端分別接收2M個第一時鐘信號中的一個時鐘信號，所述二轉一并串轉換電路的兩個時鐘信號接收端分別接收兩個第二時鐘信號中的一個時鐘信號；

所述2M個第一時鐘信號的時鐘周期均與所述2M位并行數據的更新周期相同，且所述2M個第一時鐘信號中的各時鐘信號的高電平不交疊，所述兩個第二時鐘信號的時鐘周期均為所述2M位并行數據的更新周期的M分之一，且所述兩個第二時鐘信號中的各時鐘信號的高電平不交疊；

所述2M個第一時鐘信號的高電平時長均占所述2M位并行數據的更新周期的2M分之1；

所述兩個第二時鐘信號互為差分時鐘信號；

其中，當2M等于2時，第一動態觸發器的數據接收端接收兩位并行數據中的數據1，時鐘信號接收端接收時鐘+，第二動態觸發器的數據接收端接收兩位并行數據中的數據2，時鐘信號接收端接收時鐘-，時鐘+和時鐘-互為差分信號，當時鐘+處于高電平時，第一動態觸發器將數據1輸出，此時時鐘-處于低電平，第二動態觸發器無法提供驅動，不能輸出數據2，當時鐘+處于低電平時，時鐘-處于高電平，此時第二動態觸發器將數據2輸出至反相器，而第一動態觸發器沒有驅動，不能輸出數據1。

3.根據權利要求2所述的電路，其特征在于，所述兩個M轉一并串轉換電路中的第一M轉一并串轉換電路中包括的M個動態觸發器分別記為第2i-1個動態觸發器，第二M轉一并串轉換電路中包括的M個動態觸發器分別記為第2i個動態觸發器，其中i的取值為從1至M的所有正整數；

第j個動態觸發器的數據接收端用于接收所述2M位并行數據中的預設第j個輸出的數據，所述第j個動態觸發器的時鐘信號接收端用于接收所述2M個第一時鐘信號中的第j個處于高電平的第一時鐘信號，以使所述兩個M轉一并串轉換電路將所述2M位并行數據按照預設輸出順序依次發送到所述二轉一并串轉換電路；其中，j的取值為從1至2M的所有正整數；

所述二轉一并串轉換電路的兩個動態觸發器中的第一輸出動態觸發器的數據接收端，用于接收所述第一M轉一并串轉換電路的反相器輸出的數據，第二輸出動態觸發器的數據接收端，用于接收所述第二M轉一并串轉換電路的反相器輸出的數據，以使所述二轉一并串轉換電路將所述2M位并行數據按照預設輸出順序依次輸出；其中，所述第一輸出動態觸發器的時鐘信號接收端接收所述兩個第二時鐘信號中的先處于高電平的第二時鐘信號。