[發明專利]半導體結構及其制造方法

有效

• 申請號: 201610365196.3
• 申請日: 2016-05-27
• 公開（公告）號: CN107437533B
• 公開（公告）日: 2020-08-07
• 發明（設計）人: 周飛
• 申請（專利權）人: 中芯國際集成電路制造(上海)有限公司;中芯國際集成電路制造(北京)有限公司
• 主分類號: H01L21/8234
• 分類號: H01L21/8234;H01L27/088;H01L29/10;H01L29/78
• 代理公司: 北京集佳知識產權代理有限公司 11227
• 代理人: 高靜;吳敏

一種半導體結構及其制造方法，所述方法包括：提供基底，包括第一深度區域、第二深度區域和第三深度區域；在第二深度區域基底內形成緩沖摻雜離子區；去除第二深度區域和第三深度區域的部分基底，形成襯底和凸出于襯底上的鰭部；在襯底上形成厚度與第二深度區域深度相等的隔離結構，露出于隔離結構的鰭部為鰭部第一區域，未露出部分為鰭部第二區域；在鰭部第二區域內形成離子類型與緩沖摻雜離子區相同的防穿通摻雜離子區，且離子濃度大于緩沖摻雜離子區；形成橫跨鰭部的柵極結構；在柵極結構兩側的鰭部第一區域內形成源漏摻雜區。本發明通過使防穿通摻雜離子區的離子濃度介于源漏摻雜區和緩沖摻雜離子區之間，降低源漏摻雜區與襯底之間的結漏電流。

技術領域

本發明涉及半導體領域，尤其涉及一種半導體結構及其制造方法。

背景技術

在半導體制造中，隨著超大規模集成電路的逐步發展，集成電路特征尺寸持續減小。為了適應特征尺寸的減小，MOSFET場效應管的溝道長度也相應不斷縮短。然而，隨著器件溝道長度的縮短，器件源極與漏極間的距離也隨之縮短，因此柵極對溝道的控制能力隨之變差，柵極電壓夾斷(pinch off)溝道的難度也越來越大，使得亞閾值漏電(subthreshold leakage)現象，即所謂的短溝道效應(SCE：short-channel effects)更容易發生。

因此，為了更好的適應特征尺寸的減小，半導體工藝逐漸開始從平面MOSFET晶體管向具有更高功效的三維立體式的晶體管過渡，如鰭式場效應管(FinFET)。FinFET中，柵至少可以從兩側對超薄體(鰭部)進行控制，與平面MOSFET器件相比，柵對溝道的控制能力更強，能夠很好的抑制短溝道效應；且FinFET相對于其他器件，與現有集成電路制造具有更好的兼容性。

但是，現有技術形成的半導體器件的電學性能仍有待提高。

發明內容

本發明解決的問題是提供一種半導體結構及其制造方法，優化半導體器件的電學性能。

為解決上述問題，本發明提供一種半導體結構的制造方法，包括：提供基底，所述基底自下至上依次包括第一深度區域、第二深度區域和第三深度區域；對所述第二深度區域基底進行緩沖離子摻雜工藝，形成緩沖摻雜離子區；去除所述第二深度區域和第三深度區域的部分基底，露出所述第一深度區域的基底，形成襯底以及凸出于所述襯底上的鰭部；在所述鰭部之間的襯底上形成隔離結構，所述隔離結構的厚度與所述第二深度區域的深度相等，露出于所述隔離結構的鰭部作為鰭部第一區域，未露出的鰭部作為鰭部第二區域；對所述鰭部第二區域進行防穿通離子摻雜工藝，形成位于所述緩沖摻雜離子區上的防穿通摻雜離子區，其中，所述防穿通摻雜離子區的離子類型與所述緩沖摻雜離子區的離子類型相同，且所述防穿通摻雜離子區的離子濃度大于所述緩沖摻雜離子區的離子濃度；形成橫跨所述鰭部表面的柵極結構，所述柵極結構覆蓋所述鰭部第一區域的部分頂部和側壁；在所述柵極結構兩側的鰭部第一區域內形成源漏摻雜區，所述源漏摻雜區的離子類型與所述防穿通摻雜離子區的離子類型相反，且所述源漏摻雜區的離子濃度大于所述防穿通摻雜離子區的離子濃度。

相應的，本發明還提供一種半導體結構，包括：襯底；鰭部，凸出于所述襯底上；隔離結構，位于所述鰭部之間的襯底上，其中露出于所述隔離結構的鰭部作為鰭部第一區域，未露出的鰭部作為鰭部第二區域；柵極結構，橫跨所述鰭部表面，且覆蓋所述鰭部第一區域的部分頂部和側壁；緩沖摻雜離子區，位于所述鰭部第二區域內；防穿通摻雜離子區，位于所述鰭部第二區域內的緩沖摻雜離子區上方，所述防穿通摻雜離子區的離子類型與所述緩沖摻雜離子區的離子類型相同，且所述防穿通摻雜離子區的離子濃度大于所述緩沖摻雜離子區的離子濃度；源漏摻雜區，位于所述柵極結構兩側的鰭部第一區域內，所述源漏摻雜區的離子類型與所述防穿通摻雜離子區的離子類型相反，且所述源漏摻雜區的離子濃度大于所述防穿通摻雜離子區的離子濃度。

與現有技術相比，本發明的技術方案具有以下優點：