[發明專利]半導體結構的形成方法

有效

• 申請號: 201610362447.2
• 申請日: 2016-05-27
• 公開（公告）號: CN107437506B
• 公開（公告）日: 2020-08-07
• 發明（設計）人: 洪中山;華克路;彭進
• 申請（專利權）人: 中芯國際集成電路制造(上海)有限公司;中芯國際集成電路制造(北京)有限公司
• 主分類號: H01L21/336
• 分類號: H01L21/336;H01L21/265;H01L21/02
• 代理公司: 北京集佳知識產權代理有限公司 11227
• 代理人: 高靜;吳敏

一種半導體結構的形成方法，包括：形成襯底，襯底表面具有鰭部；形成位于鰭部頂部上的犧牲層；對鰭部的第一側壁和頂部進行第一離子注入；對鰭部的第二側壁和頂部進行第二離子注入。本發明技術方案通過在鰭部頂部上形成犧牲層，之后再對鰭部進行第一離子注入和第二離子注入。犧牲層能夠遮擋離子注入的部分劑量，使鰭部在每次離子注入過程中受到的注入劑量減小，進而使受到兩次離子注入的鰭部頂部摻雜離子濃度與受到一次離子注入的鰭部第一側壁和第二側壁摻雜離子濃度相當，能夠有效的提高鰭部側壁和頂部摻雜濃度的均勻度，有利于提高所形成半導體結構的性能。

技術領域

本發明涉及半導體制造領域，特別涉及一種半導體結構的形成方法。

背景技術

隨著集成電路向超大規模集成電路發展，集成電路內部的電路密度越來越大，所包含的元器件數量也越來越多，元器件的尺寸也隨之減小。隨著MOS器件尺寸的減小，MOS器件的溝道隨之縮短。由于溝道縮短，MOS器件的緩變溝道近似不再成立，而凸顯出各種不利的物理效應(特別是短溝道效應)，這使得器件性能和可靠性發生退化，限制了器件尺寸的進一步縮小。

為了進一步縮小MOS器件的尺寸，人們發展了多面柵場效應晶體管結構，以提高MOS器件柵極的控制能力，抑制短溝道效應。其中鰭式場效應晶體管就是一種常見的多面柵結構晶體管。

鰭式場效應晶體管為立體結構，包括襯底，所述襯底上形成有一個或多個凸出的鰭，鰭之間設置有絕緣隔離部件；柵極橫跨于鰭上且覆蓋所述鰭的頂部和側壁。由于這種立體結構與傳統平面結構的晶體管具有較大區別，部分工藝如果操作不當可能對形成器件的電學性能造成很大影響。

晶體管的閾值電壓可以通過對溝道區域注入摻雜離子的方式實現調節。對于鰭式場效應晶體管而言，晶體管的溝道位于鰭部內。對于鰭式場效應晶體管的鰭部進行離子注入的難度較大，難以摻雜離子在鰭部內的濃度，從而影響了所形成鰭式場效應晶體管的性能。

發明內容

本發明解決的問題是提供一種半導體結構的形成方法，以提高鰭式場效應晶體管的性能。

為解決上述問題，本發明提供一種半導體結構的形成方法，包括：

形成襯底，所述襯底表面具有鰭部，所述鰭部包括平行于鰭部延伸方向且相背的第一側壁和第二側壁；形成位于所述鰭部頂部上的犧牲層；對所述鰭部的第一側壁和頂部進行第一離子注入；對所述鰭部的第二側壁和頂部進行第二離子注入。

可選的，形成犧牲層的步驟包括：所述犧牲層包括氧化硅層、鍺硅層或鍺層中的一層或多層。

可選的，所述犧牲層的厚度為所述第一離子注入或所述第二離子注入深度的一半。

可選的，所述犧牲層的厚度在1納米到2納米范圍內。

可選的，形成襯底和犧牲層的步驟包括：提供基底；在所述基底上依次形成犧牲材料層和掩膜層；以所述掩膜層為掩模，刻蝕所述犧牲材料層和所述基底，形成所述犧牲層和所述鰭部；去除所述掩膜層。

可選的，形成掩膜層的步驟包括：采用多重圖形化掩膜工藝形成圖形化的掩膜層。

可選的，提供襯底的步驟中，所述掩膜層包括至少一層氮化硅層。

可選的，形成所述犧牲材料層和所述掩膜層的步驟包括：通過化學氣相沉積、物理氣相沉積、原子層沉積或爐管的方式形成所述犧牲材料層和所述掩膜層。

可選的，形成方法在去除所述掩膜層后，進行第一離子注入和第二離子注入之前，所述形成方法還包括：去除部分厚度的犧牲層。

可選的，在去除所述掩膜層之后，在進行第一離子注入之前，所述形成方法還包括：形成覆蓋所述第一側壁和所述第二側壁的修復層；所述犧牲層的厚度大于所述修復層的厚度。