[發明專利]一種判斷鏈路故障的方法及系統

在審

• 申請號: 201610340855.8
• 申請日: 2016-05-20
• 公開（公告）號: CN107404393A
• 公開（公告）日: 2017-11-28
• 發明（設計）人: 徐曉麗
• 申請（專利權）人: 北京信威通信技術股份有限公司
• 主分類號: H04L12/24
• 分類號: H04L12/24
• 代理公司: 暫無信息
• 代理人: 暫無信息

技術領域

本發明實施例涉及鏈路故障判斷及鏈路故障分析技術，尤其涉及一種判斷鏈路故障的方法及系統。

背景技術

隨著網絡和信息技術的發展，為確保通信接收方(核心網)可靠并能有效收到發送方(基站)回傳的數據，發送方(基站)需要能實時了解接收端系統是否正常，因此如何檢測對端設備狀態對數據發送方越來越重要。

傳統IP網絡的通信故障是采用發送ICMPEcho request。

但由于報文在網絡中傳輸的鏈路會自動切換，時延也在實時變化，因此在實際鏈路時延不確定時會出現誤判或實時效果不好，并且ICMP無法準確地進行故障分析，報文的處理也會占用系統開銷，尤其是上行請求太多時會嚴重降低CPU的效率，甚至使系統阻塞。

發明內容

本發明提供一種判斷鏈路故障的方法及系統，以實現為通信雙方提供一種實時且快速的鏈路故障判斷的方法。

第一方面，本發明提供了一種判斷鏈路故障的方法，包括：

發送方通過FPGA向接收方發送一個帶有第一狀態位的檢測報文，等待所述接收方的回復報文；

所述接收方通過FPGA接收到所述檢測報文，根據接收方CPU的工作狀態更新所述第一狀態位，并向所述發送方回復帶有所述第一狀態位的所述回復報文；

所述發送方若通過FPGA在預設超時時間Timeout內接收到所述回復報文，判斷所述第一狀態位是否為預設正常狀態值，若是，則確定通信正常；若否，且確定發送預設次數所述檢測報文均接收到所述第一狀態位為預設非正常狀態值，則確定接收方系統工作異常；所述發送方若通過FPGA在Timeout內未接收到所述回復報文，則確定鏈路異常。

優選的，所述發送方通過FPGA向接收方發送一個帶有第一狀態位的檢測報文，等待所述接收方的回復報文，具體包括：發送方通過FPGA向接收方發送一個帶有第一狀態位的檢測報文，并開始計時，等待所述接收方的回復報文；

所述若所述發送方通過FPGA在Timeout內接收到所述回復報文，具體包括：所述發送方通過FPGA在預設超時時間Timeout內接收到所述回復報文，結束計時得到往返時延t1，將t1發送給發送方CPU來計算更新Timeout，將更新后的Timeout反饋發送方給FPGA。

優選的，所述將t1發送給發送方CPU來計算更新Timeout，將更新后的Timeout反饋發送方給FPGA，具體為：通過發送方CPU判定是否為初次上電或鏈路變化，若是，則將t1發送給發送方CPU來計算更新Timeout，將更新后的Timeout反饋發送方給FPGA，若否鏈路不變時，不向FPGA更新Timeout值。

優選的，所述將t1發送給發送方CPU來計算更新Timeout，具體包括：將t1發送給發送方CPU，通過發送方CPU根據t1和用戶設置的δ計算得到更新的Timeout＝t1+t1xδ。

優選的，所述發送方通過FPGA向接收方發送一個帶有第一狀態位的檢測報文，具體包括：

所述發送方通過FPGA中的預設周期DetectInterval周期性向接收方發送一個帶有第一狀態位的檢測報文。

優選的，所述確定通信正常，具體包括：將所述接收方系統工作正常的信息發送給發送方CPU，然后將Timeout的計時器置滿，進入下一個檢測周期；

所述確定接收方系統工作異常，具體為：將TimeOut的計時器清0，同時將DetectInterval的計時器清0，將所述接收方系統工作異常的信息發送給發送方CPU；

所述確定鏈路異常，具體為：將TimeOut的計時器清0，同時將DetectInterval的計時器清0，將疑似鏈路故障信息發送給發送方CPU。

優選的，所述確定鏈路異常之后，還包括：所述發送方CPU向所述接收方發起ICMP echo request報文，通過得到的差錯報文探測鏈路故障位置。

第二方面，本發明實施例還提供了一種判斷鏈路故障的系統，該系統包括：

發送方和接收方，所述發送方中包括第一FPGA模塊、第二FPGA模塊以 及發送方CPU，所述接收方中包括第三FPGA模塊以及接收方CPU；

第一FPGA模塊，用于向接收方發送一個帶有第一狀態位的檢測報文，等待所述接收方的回復報文；

第三FPGA模塊，用于接收到所述檢測報文，根據所述接收方CPU的工作狀態更新所述第一狀態位，并向所述發送方回復帶有所述第一狀態位的所述回復報文；