[發明專利]一種判斷鏈路故障的方法及系統

在審

• 申請號: 201610340855.8
• 申請日: 2016-05-20
• 公開（公告）號: CN107404393A
• 公開（公告）日: 2017-11-28
• 發明（設計）人: 徐曉麗
• 申請（專利權）人: 北京信威通信技術股份有限公司
• 主分類號: H04L12/24
• 分類號: H04L12/24
• 代理公司: 暫無信息
• 代理人: 暫無信息

1.一種判斷鏈路故障的方法，其特征在于，包括：

發送方通過FPGA向接收方發送一個帶有第一狀態位的檢測報文，等待所述接收方的回復報文；

所述接收方通過FPGA接收到所述檢測報文，根據接收方CPU的工作狀態更新所述第一狀態位，并向所述發送方回復帶有所述第一狀態位的所述回復報文；

所述發送方若通過FPGA在預設超時時間Timeout內接收到所述回復報文，判斷所述第一狀態位是否為預設正常狀態值，若是，則確定通信正常；若否，且確定發送預設次數所述檢測報文均接收到所述第一狀態位為預設非正常狀態值，則確定接收方系統工作異常；所述發送方若通過FPGA在Timeout內未接收到所述回復報文，則確定鏈路異常。

2.根據權利要求1所述的方法，其特征在于，

所述發送方通過FPGA向接收方發送一個帶有第一狀態位的檢測報文，等待所述接收方的回復報文，具體包括：發送方通過FPGA向接收方發送一個帶有第一狀態位的檢測報文，并開始計時，等待所述接收方的回復報文；

所述若所述發送方通過FPGA在Timeout內接收到所述回復報文，具體包括：所述發送方通過FPGA在預設超時時間Timeout內接收到所述回復報文，結束計時得到往返時延t1，將t1發送給發送方CPU來計算更新Timeout，將更新后的Timeout反饋發送方給FPGA。

3.根據權利要求2所述的方法，其特征在于，所述將t1發送給發送方CPU來計算更新Timeout，將更新后的Timeout反饋發送方給FPGA，具體為：通過發送方CPU判定是否為初次上電或鏈路變化，若是，則將t1發送給發送方CPU來計算更新Timeout，將更新后的Timeout反饋發送方給FPGA，若否鏈路不變時，不向FPGA更新Timeout值。

4.根據權利要求2所述的方法，其特征在于，所述將t1發送給發送方CPU來計算更新Timeout，具體包括：將t1發送給發送方CPU，通過發送方CPU根據t1和用戶設置的δ計算得到更新的Timeout＝t1+t1xδ。

5.根據權利要求1所述的方法，其特征在于，所述發送方通過FPGA向接收方發送一個帶有第一狀態位的檢測報文，具體包括：

所述發送方通過FPGA中的預設周期DetectInterval周期性向接收方發送 一個帶有第一狀態位的檢測報文。

6.根據權利要求1所述的方法，其特征在于，所述確定通信正常，具體包括：將所述接收方系統工作正常的信息發送給發送方CPU，然后將Timeout的計時器置滿，進入下一個檢測周期；

所述確定接收方系統工作異常，具體為：將TimeOut的計時器清0，同時將DetectInterval的計時器清0，將所述接收方系統工作異常的信息發送給發送方CPU；

所述確定鏈路異常，具體為：將TimeOut的計時器清0，同時將DetectInterval的計時器清0，將疑似鏈路故障信息發送給發送方CPU。

7.根據權利要求1所述的方法，其特征在于，所述確定鏈路異常之后，還包括：所述發送方CPU向所述接收方發起ICMP echo request報文，通過得到的差錯報文探測鏈路故障位置。

8.一種判斷鏈路故障的系統，其特征在于，包括：發送方和接收方，所述發送方中包括第一FPGA模塊、第二FPGA模塊以及發送方CPU，所述接收方中包括第三FPGA模塊以及接收方CPU；

第一FPGA模塊，用于向接收方發送一個帶有第一狀態位的檢測報文，等待所述接收方的回復報文；

第三FPGA模塊，用于接收到所述檢測報文，根據所述接收方CPU的工作狀態更新所述第一狀態位，并向所述發送方回復帶有所述第一狀態位的所述回復報文；

第二FPGA模塊，用于在預設超時時間Timeout內接收到所述回復報文，判斷所述第一狀態位是否為預設正常狀態值，若是，則確定通信正常；若否，且確定發送預設次數所述檢測報文均接收到所述第一狀態位為預設非正常狀態值，則確定接收方系統工作正常；所述發送方若在Timeout內未接收到所述回復報文，則確定鏈路異常。