[發明專利]半導體裝置

有效

• 申請號: 201610319439.X
• 申請日: 2016-05-13
• 公開（公告）號: CN107369465B
• 公開（公告）日: 2020-06-30
• 發明（設計）人: 周耀;倪昊;羅光燕;彭家旭
• 申請（專利權）人: 中芯國際集成電路制造（天津）有限公司;中芯國際集成電路制造（上海）有限公司
• 主分類號: G11C7/12
• 分類號: G11C7/12
• 代理公司: 上海思微知識產權代理事務所(普通合伙) 31237
• 代理人: 屈蘅;李時云

本發明提供一種半導體裝置，包括：存儲器，包括陣列分布的存儲單元；依次與每一列的存儲單元連接的多條第一位線；位于所述存儲器外測的兩個調整單元；分別與所述兩個調整單元連接的兩條第二位線，所述第一位線和所述第二位線之間絕緣；鎖存電路，所述鎖存電路連接于所述兩個調整單元之間，分別連接所述兩個調整單元，將所述兩個調整單元的電信號進行緩存，并輸出一調整信號。本發明中，兩個調整單元之間的狀態決定了鎖存電路的輸出端的電位，從而將兩個調整單元的狀態存儲在鎖存電路中，當半導體裝置進行上電時，即將鎖存電路的輸出端的電位輸出，從而不需要再對兩個調整單元的狀態進行讀取，避免讀取過程中的誤差。

技術領域

本發明涉及半導體集成電路技術領域，特別涉及一種半導體裝置。

背景技術

存儲器是數字集成電路中重要的組成部分，它更是構建基于微處理器的應用系統不可缺少的一部分。近年來，人們將各種存儲器嵌入在處理器內部以提高處理器的集成度與工作效率。現有技術中，讀取存儲器的過程中，需要在對存儲器上電之后，先存儲器的讀取狀態進行修整，從而保證讀取狀態的準確。然而，當上電的電壓過低時，會使得存儲器的修整失誤。

發明內容

本發明的目的在于，提供一種半導體裝置，解決現有技術中調整單元讀取失誤的問題，提高存儲器的讀取效率。

為解決上述技術問題，本發明提供一種半導體裝置，包括：

存儲器，包括陣列分布的存儲單元；

依次與每一列的存儲單元連接的多條第一位線；

位于所述存儲器外測的兩個調整單元；

分別與所述兩個調整單元連接的兩條第二位線，所述第一位線和所述第二位線之間絕緣；

鎖存電路，所述鎖存電路連接于所述兩個調整單元之間，分別連接所述兩個調整單元，將所述兩個調整單元的電信號進行緩存，并輸出一調整信號。

可選的，所述兩個調整單元包括第一調整單元和第二調整單元，所述第一調整單元和所述第二調整單元之間的邏輯狀態相反。

可選的，所述第一調整單元為邏輯低電平，所述第二調整單元為邏輯高電平。

可選的，所述鎖存電路的輸出端為邏輯低電平。

可選的，所述第一調整單元包括串聯在所述第二位線上的第一NMOS晶體管和第二NMOS晶體管，所述第一NMOS晶體管的源極連接所述第二NMOS晶體管的漏極，漏極連接所述鎖存電路，柵極連接反饋信號，所述第二NMOS晶體管的源極連接源極線，柵極連接選擇柵控制信號。

可選的，所述第二調整單元包括串聯在所述第二位線上的第三NMOS晶體管和第四NMOS晶體管，所述第三NMOS晶體管的源極連接所述第四NMOS晶體管的漏極，漏極連接所述鎖存電路，柵極連接所述反饋信號，所述第四NMOS晶體管的源極連接所述源極線，柵極連接所述選擇柵控制信號。

可選的，所述鎖存電路包括第一PMOS晶體管和第二PMOS晶體管，所述第一PMOS晶體管的源極連接第一電源端，漏極連接所述第一調整單元，柵極連接所述第二調整單元，所述第二PMOS晶體管的源極連接所述第一電源端，漏極連接所述第二調整單元，柵極連接所述第一調整單元。

可選的，所述鎖存電路的輸出端連接一數據緩存單元，所述數據緩存單元輸出所述反饋信號到所述第一NMOS晶體管的柵極和所述第三NMOS晶體管的柵極。

可選的，所述數據緩存單元連接一上電電路。

可選的，所述兩個調整單元共用所述存儲器的選擇柵極線中的一條，所述兩條第二位線與多條所述第一位線并排排列。

可選的，所述兩個調整單元不共用所述存儲器的選擇柵極線中的一條，所述兩條第二位線的延伸方向與所述多條第一位線的延伸方向相反。