[發(fā)明專利]半導(dǎo)體裝置

有效

• 申請(qǐng)?zhí)枺?/td>: 201610319439.X
• 申請(qǐng)日: 2016-05-13
• 公開(kāi)（公告）號(hào): CN107369465B
• 公開(kāi)（公告）日: 2020-06-30
• 發(fā)明（設(shè)計(jì)）人: 周耀;倪昊;羅光燕;彭家旭
• 申請(qǐng)（專利權(quán)）人: 中芯國(guó)際集成電路制造（天津）有限公司;中芯國(guó)際集成電路制造（上海）有限公司
• 主分類號(hào): G11C7/12
• 分類號(hào): G11C7/12
• 代理公司: 上海思微知識(shí)產(chǎn)權(quán)代理事務(wù)所(普通合伙) 31237
• 代理人: 屈蘅;李時(shí)云

1.一種半導(dǎo)體裝置，其特征在于，包括：

存儲(chǔ)器，包括陣列分布的存儲(chǔ)單元；

依次與每一列的存儲(chǔ)單元連接的多條第一位線；

位于所述存儲(chǔ)器外測(cè)的兩個(gè)調(diào)整單元；

分別與所述兩個(gè)調(diào)整單元連接的兩條第二位線，所述第一位線和所述第二位線之間絕緣；

鎖存電路，所述鎖存電路連接于所述兩個(gè)調(diào)整單元之間，分別連接所述兩個(gè)調(diào)整單元，將所述兩個(gè)調(diào)整單元的電信號(hào)進(jìn)行緩存，并輸出一調(diào)整信號(hào)；

數(shù)據(jù)緩存單元，所述數(shù)據(jù)緩存單元與所述鎖存電路的輸出端和所述兩個(gè)調(diào)整單元連接，用于向所述兩個(gè)調(diào)整單元輸入反饋信號(hào)。

2.如權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于，所述兩個(gè)調(diào)整單元包括第一調(diào)整單元和第二調(diào)整單元，所述第一調(diào)整單元和所述第二調(diào)整單元之間的邏輯狀態(tài)相反。

3.如權(quán)利要求2所述的半導(dǎo)體裝置，其特征在于，所述第一調(diào)整單元為邏輯低電平，所述第二調(diào)整單元為邏輯高電平。

4.如權(quán)利要求3所述的半導(dǎo)體裝置，其特征在于，所述鎖存電路的輸出端為邏輯低電平。

5.如權(quán)利要求2所述的半導(dǎo)體裝置，其特征在于，所述第一調(diào)整單元包括串聯(lián)在所述第二位線上的第一NMOS晶體管和第二NMOS晶體管，所述第一NMOS晶體管的源極連接所述第二NMOS晶體管的漏極，漏極連接所述鎖存電路，柵極連接反饋信號(hào)，所述第二NMOS晶體管的源極連接源極線，柵極連接選擇柵控制信號(hào)。

6.如權(quán)利要求5所述的半導(dǎo)體裝置，其特征在于，所述第二調(diào)整單元包括串聯(lián)在所述第二位線上的第三NMOS晶體管和第四NMOS晶體管，所述第三NMOS晶體管的源極連接所述第四NMOS晶體管的漏極，漏極連接所述鎖存電路，柵極連接所述反饋信號(hào)，所述第四NMOS晶體管的源極連接所述源極線，柵極連接所述選擇柵控制信號(hào)。

7.如權(quán)利要求6所述的半導(dǎo)體裝置，其特征在于，所述鎖存電路包括第一PMOS晶體管和第二PMOS晶體管，所述第一PMOS晶體管的源極連接第一電源端，漏極連接所述第一調(diào)整單元，柵極連接所述第二調(diào)整單元，所述第二PMOS晶體管的源極連接所述第一電源端，漏極連接所述第二調(diào)整單元，柵極連接所述第一調(diào)整單元。

8.如權(quán)利要求7所述的半導(dǎo)體裝置，其特征在于，所述數(shù)據(jù)緩存單元輸出所述反饋信號(hào)到所述第一NMOS晶體管的柵極和所述第三NMOS晶體管的柵極。

9.如權(quán)利要求8所述的半導(dǎo)體裝置，其特征在于，所述數(shù)據(jù)緩存單元連接一上電電路。

10.如權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于，所述兩個(gè)調(diào)整單元共用所述存儲(chǔ)器的選擇柵極線中的一條，所述兩條第二位線與多條所述第一位線并排排列。

11.如權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于，所述兩個(gè)調(diào)整單元不共用所述存儲(chǔ)器的選擇柵極線中的一條，所述兩條第二位線的延伸方向與所述多條第一位線的延伸方向相反。

12.如權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于，所述第一位線與所述第二位線平行。