[發明專利]CMOS集成電路及工藝方法

有效

• 申請號: 201610319217.8
• 申請日: 2016-05-13
• 公開（公告）號: CN105762149B
• 公開（公告）日: 2021-06-25
• 發明（設計）人: 聶紀平;何軍
• 申請（專利權）人: 上海貝嶺股份有限公司
• 主分類號: H01L27/092
• 分類號: H01L27/092;H01L21/8238;H01L21/762
• 代理公司: 上海弼興律師事務所 31283
• 代理人: 薛琦;王聰

本發明公開了一種CMOS集成電路及工藝方法，其中CMOS集成電路包括隔離結構、NMOS和PMOS，隔離結構設于NMOS和PMOS之間；隔離結構包括第一P型襯底；高N阱，形成于第一P型襯底內；第一P阱，形成于高N阱內；依次排列的第一場氧化物、第一P型區、第二場氧化物、第二P型區、第三場氧化物、第三P型區和第四場氧化物，第一場氧化物、第一P型區、第三P型區和第四場氧化物形成于第一P型襯底上，第二P型區形成于第一P阱上，第二場氧化物和第三場氧化物形成于第一P型襯底、高N阱和第一P阱上。本發明彌補了通用的CMOS平臺難以達到12V高壓要求的不足，提高了CMOS集成電路的耐壓性，以達到12V高壓要求。

技術領域

本發明屬于集成電路領域，尤其涉及一種CMOS集成電路及工藝方法。

背景技術

當前的CMOS工藝一般是通用的集成電路工藝，造成了以下的不便：首先，在0.35μmCMOS平臺無法達到12V的高壓要求，如果為了實現特定的高壓要求，電路要求光刻層次太多；其次，電路特性由于工藝的限制較為固定，對設計造成了很大困難；第三，當前的通用CMOS很難實現器件設計的要求。

發明內容

本發明要解決的技術問題是為了克服現有技術中通用的CMOS平臺難以達到12V的高壓要求的缺陷，提供了一種能夠滿足高壓到12V的CMOS集成電路及工藝方法。

本發明是通過以下技術方案解決上述技術問題的：

本發明提供一種CMOS集成電路，其特點是，包括隔離結構、NMOS和PMOS，所述隔離結構形成于所述NMOS和所述PMOS之間；

所述隔離結構包括：

第一P型襯底；

高N阱，形成于所述第一P型襯底內；

第一P阱，形成于所述高N阱內；

依次排列的第一場氧化物、第一P型區、第二場氧化物、第二P型區、第三場氧化物、第三P型區和第四場氧化物，所述第一場氧化物、所述第一P型區、所述第三P型區和所述第四場氧化物形成于所述第一P型襯底上，所述第二P型區形成于所述第一P阱上，所述第二場氧化物和所述第三場氧化物形成于所述第一P型襯底、所述高N阱和所述第一P阱上；

所述NMOS包括：

第二P型襯底；

第二P阱，形成于所述第二P型襯底內；

依次排列的第五場氧化物、第四P型區、第六場氧化物、第一N型+LDD(輕摻雜漏結構)區，所述第五場氧化物形成于所述第二P型襯底和所述第二P阱上，所述第四P型區、所述第六場氧化物和所述第一N型+LDD區形成于所述第二P阱上；

依次排列的第二N型+LDD區、第七場氧化物、第五P型區和第八場氧化物，所述第二N型+LDD區、所述第七場氧化物和所述第五P型區形成于所述第二P阱上，所述第八場氧化物形成于所述第二P型襯底和所述第二P阱上；

第一柵氧化層，形成于所述第二P阱的表面且位于所述第一N型+LDD區和第二N型+LDD區之間；

第一多晶區域，形成于所述第一柵氧化層上；

所述PMOS包括：

第三P型襯底；

第三P阱，形成于所述第三P型襯底內；

依次排列的第九場氧化物、第六P型區、第十場氧化物、第一N型區、第一P型+LDD區，所述第九場氧化物和所述第六P型區形成于所述第三P型襯底上，所述第十場氧化物形成于所述第三P型襯底和所述第三P阱上，所述第一N型區和所述第一P型+LDD區形成于所述第三P阱上；