[發明專利]一種具有電磁屏蔽功能的多芯片疊裝結構及其制造方法

在審

• 申請號: 201610272416.8
• 申請日: 2016-04-28
• 公開（公告）號: CN105789152A
• 公開（公告）日: 2016-07-20
• 發明（設計）人: 王仕勇;包旭升;王孫艷
• 申請（專利權）人: 江蘇長電科技股份有限公司
• 主分類號: H01L23/31
• 分類號: H01L23/31;H01L23/552;H01L21/50
• 代理公司: 江陰市同盛專利事務所(普通合伙) 32210
• 代理人: 周彩鈞

技術領域

本發明涉及一種具有電磁屏蔽功能的多芯片疊裝結構及其制造方法，屬于半導體封裝技術領域。

背景技術

現有的封裝結構的電磁屏蔽方法大致分為兩種：使用金屬罩將需要屏蔽的芯片進行覆蓋，起到屏蔽作用，或者直接在塑封體上通過濺射或電鍍的方式，在塑封體表面覆蓋金屬，起到電磁屏蔽的效果。但這兩種方法很難應用于多層疊裝芯片的結構。

發明內容

本發明所要解決的技術問題是針對上述現有技術提供一種具有電磁屏蔽功能的多芯片疊裝結構及其制造方法，它通過在上層芯片背面開槽后做濺射屏蔽金屬層，上層芯片的凹槽處容納下層芯片，從而達到電磁屏蔽效果。

本發明解決上述問題所采用的技術方案為：一種具有電磁屏蔽功能的多芯片疊裝結構，它包括基板，所述基板上設置有上層芯片和下層芯片，所述上層芯片正面與基板之間通過焊線相連接，所述上層芯片背面開設凹槽，所述凹槽表面和上層芯片背面均設置屏蔽金屬層，所述下層芯片設置于上層芯片背面的凹槽區域內，所述上層芯片和焊線外圍區域包封有塑封料。

所述下層芯片與基板之間通過金屬球電性連接。

一種具有電磁屏蔽功能的多芯片疊裝結構的制造方法，所述方法包括如下步驟：

步驟一、取一基板，將需要屏蔽的下層芯片與基板互聯；

步驟二、取一上層芯片，將上層芯片的背面做開槽處理，凹槽大小可覆蓋下層芯片；

步驟三、將開槽后的上層芯片的底面和凹槽區域通過濺射形成后續所需的屏蔽金屬層；

步驟四、將上層芯片貼裝到基板上，使下層芯片容納于上層芯片的凹槽區域，將上層芯片與基板之間進行互聯；

步驟五、將上層芯片外圍區域進行塑封料包封。

所述下層芯片有多個。

與現有技術相比，本發明的優點在于：

本發明一種具有電磁屏蔽功能的多芯片疊裝結構及其制造方法，它通過在上層芯片背面開槽后做濺射屏蔽金屬層，上層芯片的凹槽處容納下層芯片，從而對下層芯片形成電磁屏蔽，能夠適用于多個疊層芯片之間的電磁屏蔽。

附圖說明

圖1為本發明一種具有電磁屏蔽功能的多芯片疊裝結構的示意圖。

圖2~圖6為本發明一種具有電磁屏蔽功能的多芯片疊裝結構的制造方法各工序流程圖。

其中：

基板1

上層芯片2

凹槽3

屏蔽金屬層4

焊線5

下層芯片6

金屬球7

塑封料8。

具體實施方式

以下結合附圖實施例對本發明作進一步詳細描述。

如圖1所示，本實施例中的一種具有電磁屏蔽功能的多芯片疊裝結構，它包括基板1，所述基板1上設置有上層芯片2和下層芯片6，所述上層芯片2正面與基板1之間通過焊線5相連接，所述上層芯片2背面開設凹槽3，所述凹槽3表面和上層芯片2背面均設置屏蔽金屬層4，所述下層芯片6設置于上層芯片2背面的凹槽3區域內，所述上層芯片2和焊線5外圍區域包封有塑封料8；

所述下層芯片6與基板1之間通過金屬球7相電性連接。

其制造工藝包括以下步驟：

步驟一、參見圖1，取一基板，將需要屏蔽的下層芯片通過倒裝、焊線或其他工藝與基板互聯；

步驟二、參見圖2，取一上層芯片，將上層芯片的背面做開槽處理，凹槽大小可覆蓋下層芯片；

步驟三、參見圖3，將開槽后的上層芯片的底面和凹槽區域通過濺射形成后續所需的屏蔽金屬層；

步驟四、參見圖4，將上層芯片貼裝到基板上，使下層芯片容納于上層芯片的凹槽區域，將上層芯片與基板之間進行互聯；

步驟五、參見圖5，將上層芯片外圍區域進行塑封料包封。

所述下層芯片可以有多個。

除上述實施例外，本發明還包括有其他實施方式，凡采用等同變換或者等效替換方式形成的技術方案，均應落入本發明權利要求的保護范圍之內。