[發(fā)明專利]一種高精度高電源抑制比的帶隙基準(zhǔn)源

有效

• 申請(qǐng)?zhí)枺?/td>: 201610259342.4
• 申請(qǐng)日: 2016-04-25
• 公開(kāi)（公告）號(hào): CN105912064B
• 公開(kāi)（公告）日: 2018-02-27
• 發(fā)明（設(shè)計(jì)）人: 鄭朝霞;劉政林;玉冬;劉謙;袁意輝;曾小剛;吳旭峰
• 申請(qǐng)（專利權(quán)）人: 華中科技大學(xué)
• 主分類號(hào): G05F1/565
• 分類號(hào): G05F1/565
• 代理公司: 華中科技大學(xué)專利中心42201
• 代理人: 廖盈春

技術(shù)領(lǐng)域

本發(fā)明屬于集成電路技術(shù)領(lǐng)域，更具體地，涉及一種高精度高電源抑制比的帶隙基準(zhǔn)源。

背景技術(shù)

隨著片上系統(tǒng)(SOC)的飛速發(fā)展，要求采用CMOS工藝來(lái)設(shè)計(jì)模擬集成電路單元，但傳統(tǒng)的基準(zhǔn)電壓如齊納基準(zhǔn)源和掩埋型齊納基準(zhǔn)源由于其高電壓、高功耗而且與CMOS制造工藝不兼容，所以不適用于當(dāng)今的CMOS集成電路的設(shè)計(jì)。而帶隙基準(zhǔn)源由于其在溫度特性、電源電壓抑制、功耗以及工藝實(shí)現(xiàn)等方面綜合考慮的優(yōu)勢(shì)被廣泛使用于CMOS電路。

常見(jiàn)的高精度高電源抑制比帶隙基準(zhǔn)源電路如圖1所示，該帶隙基準(zhǔn)源包括M1～M8 8根晶體管、Q0～Q2三根雙極型晶體管、R1～R4四種電阻以及一個(gè)運(yùn)算放大器。由于運(yùn)算放大器的環(huán)路反饋，使運(yùn)算放大器的輸入正端和負(fù)端電壓相等，所以我們可以得到：式中ΔV_EB1＝V_EB0-V_EB1，ΔV_EB2＝V_EB0-V_EB2，為了產(chǎn)生ΔV_EB，且考慮到版圖匹配精度，Q0與Q1的面積比為1∶8。

由于M1～M8都處于飽和區(qū)，且M1～M4的寬長(zhǎng)比相同，M5～M8的寬長(zhǎng)比相同，所以：I₃＝I₁+I₂+I_NL；最后輸出電壓為：

由上式可知，將R1/R4的值取為η－1，理論上可以抵消掉V_EB0中的非線性項(xiàng)，但在實(shí)際情況中，由于工藝誤差等因素，非線性項(xiàng)并沒(méi)有被很好的抵消掉，所以采用Vbe線性化的補(bǔ)償方法所得到的溫度補(bǔ)償效果是非常有限的，要想得到更好的溫度特性，必須尋求一種新的補(bǔ)償方式。

發(fā)明內(nèi)容

針對(duì)現(xiàn)有技術(shù)的缺陷，本發(fā)明的目的在于提供一種高精度高電源抑制比的帶隙基準(zhǔn)源，旨在解決目前帶隙基準(zhǔn)源精度不足的問(wèn)題。

本發(fā)明提供了一種帶隙基準(zhǔn)源，包括啟動(dòng)電路和基準(zhǔn)電壓產(chǎn)生模塊；所述啟動(dòng)電路用于保證所述基準(zhǔn)電壓產(chǎn)生模塊在上電時(shí)和工作過(guò)程中不會(huì)處于零態(tài)；所述基準(zhǔn)電壓產(chǎn)生模塊包括電源抑制比增強(qiáng)電路、基準(zhǔn)電壓產(chǎn)生電路和溫度補(bǔ)償電路；所述電源抑制比增強(qiáng)電路的第一輸入端連接至所述啟動(dòng)電路的第一輸出端，所述基準(zhǔn)電壓產(chǎn)生電路的第一輸入端連接至所述啟動(dòng)電路的第二輸出端，所述基準(zhǔn)電壓產(chǎn)生電路的第二輸入端連接至所述電源抑制比增強(qiáng)電路的第一輸出端；所述溫度補(bǔ)償電路的第一輸入端連接至所述啟動(dòng)電路的第二輸出端，所述溫度補(bǔ)償電路的第二輸入端連接至所述基準(zhǔn)電壓產(chǎn)生電路的輸出端，所述溫度補(bǔ)償電路的第三輸入端連接至所述電源抑制比增強(qiáng)電路的第二輸出端，所述溫度補(bǔ)償電路的輸出端連接至所述電源抑制比增強(qiáng)電路的第二輸入端；所述電源抑制比增強(qiáng)電路的第三輸出端用于輸出基準(zhǔn)電壓Vref；所述電源抑制比增強(qiáng)電路用于提高基準(zhǔn)電壓的電源抑制比，所述基準(zhǔn)電壓產(chǎn)生電路用于產(chǎn)生具有較低溫度系數(shù)的帶隙電壓，所述溫度補(bǔ)償電路用于進(jìn)一步降低基準(zhǔn)電壓的溫度系數(shù)。

更進(jìn)一步地，所述啟動(dòng)電路包括第九晶體管M9、第十晶體管M10、第十一晶體管M11和電容Cs；所述第九晶體管M9的源極與電源VDD相連，所述第九晶體管M9的柵極與GND相連，所述第九晶體管M9的漏極與所述第十晶體管M10的柵極相連；所述第十晶體管M10的漏極作為所述啟動(dòng)電路的第一輸出端，所述第十晶體管M10的源極與GND相連；所述第十一晶體管M11的柵極作為所述啟動(dòng)電路的第二輸出端，所述第十一晶體管M11的漏極與所述第十晶體管M10的柵極相連，所述第十一晶體管M11的源極與GND相連；所述電容Cs連接在所述第十一晶體管M11的源極和漏極之間。

更進(jìn)一步地，所述第九晶體管M9為PMOS管，所述第十晶體管M10和所述第十一晶體管M11為NMOS管。