[發明專利]一種高精度高電源抑制比的帶隙基準源

有效

• 申請號: 201610259342.4
• 申請日: 2016-04-25
• 公開（公告）號: CN105912064B
• 公開（公告）日: 2018-02-27
• 發明（設計）人: 鄭朝霞;劉政林;玉冬;劉謙;袁意輝;曾小剛;吳旭峰
• 申請（專利權）人: 華中科技大學
• 主分類號: G05F1/565
• 分類號: G05F1/565
• 代理公司: 華中科技大學專利中心42201
• 代理人: 廖盈春

1.一種帶隙基準源，其特征在于，包括啟動電路（1）和基準電壓產生模塊（2）；所述啟動電路（1）用于保證所述基準電壓產生模塊（2）在上電時和工作過程中不會處于零態；

所述基準電壓產生模塊（2）包括電源抑制比增強電路（21）、基準電壓產生電路（22）和溫度補償電路（23）；所述電源抑制比增強電路（21）的第一輸入端連接至所述啟動電路（1）的第一輸出端，所述基準電壓產生電路（22）的第一輸入端連接至所述啟動電路（1）的第二輸出端，所述基準電壓產生電路（22）的第二輸入端連接至所述電源抑制比增強電路（21）的第一輸出端；所述溫度補償電路（23）的第一輸入端連接至所述啟動電路（1）的第二輸出端，所述溫度補償電路（23）的第二輸入端連接至所述基準電壓產生電路（22）的輸出端，所述溫度補償電路（23）的第三輸入端連接至所述電源抑制比增強電路（21）的第二輸出端，所述溫度補償電路（23）的輸出端連接至所述電源抑制比增強電路（21）的第二輸入端；所述電源抑制比增強電路（21）的第三輸出端用于輸出基準電壓Vref；

所述電源抑制比增強電路（21）用于提高基準電壓的電源抑制比，所述基準電壓產生電路（22）用于產生具有較低溫度系數的帶隙電壓，所述溫度補償電路（23）用于進一步降低基準電壓的溫度系數；

所述電源抑制比增強電路（21）包括第一晶體管M1、第二晶體管M2、第三晶體管M3、第四晶體管M4、電阻Rout和電容CL；

所述第一晶體管M1的源極與電源VDD相連，所述第一晶體管M1的柵極、所述第二晶體管M2的柵極、所述第三晶體管M3的柵極、所述第四晶體管M4的柵極均相連后作為所述電源抑制比增強電路（21）的輸入端；所述第一晶體管M1的漏極和所述第一晶體管M1的柵極相連；所述第一晶體管M1的柵極作為所述電源抑制比增強電路（21）的第一輸入端；

所述第二晶體管M2的源極與電源VDD相連，所述第二晶體管M2的漏極和所述第一晶體管M1的漏極均作為所述電源抑制比增強電路（21）的第一輸出端；

所述第三晶體管M3的源極與電源VDD相連，所述第四晶體管M4的源極與電源VDD相連，所述第三晶體管M3的漏極和所述第四晶體管M4的漏極均作為所述電源抑制比增強電路（21）的第二輸出端；

所述電阻Rout的一端作為所述電源抑制比增強電路（21）的第二輸入端，所述電阻Rout的另一端通過所述電容CL接地；所述電阻Rout與所述電容CL的連接端作為所述電源抑制比增強電路（21）的第三輸出端；

所述基準電壓產生電路（22）包括第五晶體管M5、第六晶體管M6，第一三極管Q0、第二三極管Q1，電阻R11、電阻R12、第二電阻R2和運算放大器A；

所述第一三極管Q0的發射極與所述運算放大器A的反相輸入端相連，所述第一三極管Q0的基極和集電極均接地；

所述電阻R11連接在所述運算放大器A的反相輸入端和地之間，所述電阻R12連接在所述運算放大器A的同相輸入端和地之間；所述第二電阻R2的一端與所述運算放大器A的同相輸入端相連，所述第二電阻R2的另一端與所述第二三極管Q1的發射極相連；所述第二三極管Q1的集電極和基極均接地；

所述第五晶體管M5的柵極和所述第六晶體管M6的柵極作為所述基準電壓產生電路（22）的第一輸入端；所述第五晶體管M5的源極和所述第六晶體管M6的源極作為所述基準電壓產生電路（22）的第二輸入端；所述第五晶體管M5的漏極連接至所述運算放大器A的反相輸入端，所述第六晶體管M6的漏極連接至所述運算放大器A的正相輸入端，所述運算放大器A的輸出端連接至所述第五晶體管M5的柵極和所述第六晶體管M6的柵極；

所述運算放大器A的正相輸入端和所述運算放大器A的反相輸入端作為所述基準電壓產生電路（22）的輸出端；

所述溫度補償電路（23）包括：第七晶體管M7、第八晶體管M8、電阻R30、電阻Rn、電阻R31、電阻R41、電阻R42、分流MOS管Mn和第三三極管Q2；

所述第七晶體管M7的柵極和所述第八晶體管M8的柵極作為所述溫度補償電路（23）的第一輸入端，所述電阻R41的一端和所述電阻R42的一端作為所述溫度補償電路（23）的第二輸入端，所述第七晶體管M7的源極和所述第八晶體管M8的源極作為所述溫度補償電路（23）的第三輸入端；

所述第七晶體管M7的漏極連接至所述第三三極管Q2的發射極，所述電阻R41的另一端和所述電阻R42的另一端均連接至所述第三三極管Q2的發射極，所述第三三極管Q2的基極和集電極均接地；

所述電阻R30的一端與所述第八晶體管M8的漏極連接，所述電阻R30的另一端依次通過所述電阻Rn和所述電阻R31接地；所述分流MOS管Mn的柵極連接至所述第八晶體管M8的漏極，并作為所述溫度補償電路（23）的輸出端；所述分流MOS管Mn的源極連接至所述電阻Rn與所述電阻R31的串聯連接端，所述分流MOS管Mn的漏極連接至所述電阻Rn與所述電阻R30的串聯連接端；

所述電阻R30和所述電阻Rn為Poly電阻，溫度系數為負；所述電阻R31為P+擴散層電阻，溫度系數為正。