[發明專利]一種顯示基板及其制備方法、顯示裝置

有效

• 申請號: 201610245440.2
• 申請日: 2016-04-19
• 公開（公告）號: CN105742298B
• 公開（公告）日: 2018-12-11
• 發明（設計）人: 曹占鋒;張斌;何曉龍;姚琪;李正亮;關峰;高錦成;張偉
• 申請（專利權）人: 京東方科技集團股份有限公司
• 主分類號: H01L27/12
• 分類號: H01L27/12;H01L21/77
• 代理公司: 北京中博世達專利商標代理有限公司 11274
• 代理人: 申健

本發明實施例提供了一種顯示基板及其制備方法、顯示裝置，涉及顯示技術領域，采用該方法可減少刻蝕走線出現關鍵尺寸偏差較大的問題，降低布線斷路，保證產品的正常產出率。該制備方法包括：在襯底基板上方形成覆蓋襯底基板的金屬層；金屬層包括對應于周邊電路區域的金屬層第一部分和對應于有效顯示區域的金屬層第二部分；對金屬層進行第一次構圖工藝處理，以使得金屬層第一部分刻蝕形成第一圖案、金屬層第二部分刻蝕形成第二圖案；對第一圖案和第二圖案進行第二次構圖工藝處理，形成位于周邊電路區域內的第三圖案、位于有效顯示區域內的第四圖案。用于顯示基板及包括該顯示基板的顯示裝置的制備。

技術領域

本發明涉及顯示技術領域，尤其涉及一種顯示基板及其制備方法、顯示裝置。

背景技術

隨著液晶顯示技術的發展，對TFT(Thin Film Transistor，薄膜晶體管)中半導體層的電子遷移率要求越來越高，低溫多晶硅(Low Temperature Poly Silicon，LTPS)技術應運而生。TFT中的半導體采用LTPS半導體后，由于LTPS半導體材料的載流子遷移率非常高，像素寫入速度得到了顯示提升，從而可以將TFT的面積設置地更小、并且將陣列基板中的走線等結構設置地更細，以得到開口率更高的顯示面板。

為了使得具有LTPS TFT結構的陣列基板集成度更高，目前LTPS TFT結構的陣列基板通常采用CMOS(Complementary Metal Oxide Semiconductor，互補金屬氧化物半導體)結構，即在陣列基板的有效顯示區域(Active Area，簡稱為AA)之外的周邊電路中形成由NMOS(N-Metal-Oxide-Semiconductor，即N型金屬-氧化物-半導體)和PMOS(P-Metal-Oxide-Semiconductor，即P型金屬-氧化物-半導體)組成的互補式結構，從而能夠將GOA(Gate Driver on Array，陣列基板行驅動)電路集成在陣列基板中。

其中，對應于PMOS TFT的柵金屬圖案(以下簡稱為P gate)只設置在周邊電路的GOA區域內，而對應于NMOS TFT的柵金屬圖案(以下簡稱為N gate)不但形成在有效顯示區域內，還設置在周邊電路的GOA區域內。在目前的CMOS制造工藝中，由于PMOS TFT和NMOSTFT中的有源層摻雜離子不同，需要利用各自的柵金屬圖案作為掩膜進行不同的摻雜工藝，因此在未摻雜的LTPS上沉積一層柵金屬層后，對應于PMOS TFT和NMOS TFT的P gate和Ngate需要通過兩次刻蝕工藝形成。

這樣一來，如圖1所示，由于柵金屬層第一次刻蝕時只刻蝕小面積區域以形成GOA區域內的P gate(如圖2(a)所示，此時AA區域只形成有擋光層11以及未摻雜的低溫多晶硅有源層13)；而GOA區域內待形成的N gate、與N gate同層設置的位于周邊電路的扇出(fan-out)區域內的數據線引線、大面積的AA區域內的N gate以及AA區域內的與N gate同層設置的公共電極線被光刻膠覆蓋保護不進行刻蝕；而在柵金屬層第二次刻蝕時，由于AA區域內的N gate 27(如圖2(b)所示)和公共電極線是通過刻蝕大面積的柵金屬層形成的，而位于AA區域之外的GOA區域內的N gate和fan-out區域內的數據線引線23(如圖2(c)所示)是通過刻蝕小面積的柵金屬層形成的。這就導致在柵金屬層的第二次刻蝕工藝中，受到刻蝕工藝的Loading effect(負載效應，即在同一刻蝕工藝下，大面積的刻蝕速率小于小面積的刻蝕速率)影響，AA區域內的N gate和公共電極線的CD bias(Critical Dimension bias，即關鍵尺寸偏差)為1.5μm左右，而GOA區內的N gate、fan-out區域內的數據線引線CD bias會超過2.0μm，由于GOA區內的N gate、fan-out區域內的數據線引線線寬本來就較窄，線與線之間的間距之和僅有5.5μm。這樣就導致刻蝕小面積的金屬線CD bias較大，導致刻蝕形成的線寬較原本設計的寬度較小，容易產生斷線不良，影響顯示產品正常產出率。

發明內容