[發明專利]制造半導體封裝的方法

在審

• 申請號: 201610239981.4
• 申請日: 2016-04-18
• 公開（公告）號: CN106992126A
• 公開（公告）日: 2017-07-28
• 發明（設計）人: 羅翊仁;施能泰
• 申請（專利權）人: 美光科技公司
• 主分類號: H01L21/56
• 分類號: H01L21/56
• 代理公司: 北京律盟知識產權代理有限責任公司11287
• 代理人: 王允方

技術領域

本發明涉及一種制造半導體封裝的方法。

背景技術

半導體產業中，通過持續地降低最小特征尺寸，不斷改善各式各樣的電子元件(例如電晶體、二極管、電阻、電容等)的積體密度，這使得在一預定區域內可以整合愈來愈多的元件。在部分應用上，這些小型電子元件需要小型的封裝，以相較于以往的封裝占據較小的面積。

晶圓級封裝技術是一門先進的封裝技術，在晶圓上制作并測試晶粒，其后將晶圓切割單個化以用于表面安裝線的組裝。由于晶圓級封裝技術將整個晶圓視為一物件，而非單一個晶片或晶粒，因此，在執行切割程序之前，已經完成封裝與測試；更甚者，晶圓級封裝是如此先進的技術，其可以省略導線接合、晶粒安裝以及底部填充。借由晶圓級封裝技術，可以降低成本與制造時間，且晶圓級封裝的所得結構可能與晶粒相等；因此，此技術符合電子裝置微小化的需求。

雖然上述的晶圓極封裝技術具有多種優勢，但仍存有許多爭議而影響晶圓極封裝技術的接受程度。舉例而言，積體散出型晶圓級封裝(Integrated Fan-Out Wafer-Level Packaging；InFO-WLP)是一種正在發展的晶圓極封裝技術，其中晶圓級封裝的結構與母板之間的材料的熱膨脹系數的差異(不匹配)是一種與結構機械穩定性相關的關鍵因素。CoWoS(Chip-on-wafer-on-substrate)是另一種正在發展的晶圓極封裝技術，其中晶圓可能太薄而不容易以在封裝程序中處理，需要暫時性的貼合程序，其帶來額外的問題，例如殘膠或額外的成本與制造時間。

發明內容

本發明的目的在于提供一種制造半導體封裝的方法。在此方法的多個步驟中，形成了外圍部分作為把手，以在工藝中支撐薄的晶圓。由于此方法并不采用暫時性貼合技術，因此幾乎沒有使用粘膠。此外，由于此方法并未采用成模技術，因此熱膨脹系數的差異(不匹配)幾乎不產生影響。

本發明的部分實施方式提供一種制造半導體封裝的方法。該方法包含在晶圓中形成至少一個導電通孔，其中導電通孔具有第一端與相對第一端的第二端，其中晶圓具有第一表面與相對第一表面的第二表面，且導電通孔的第一端露出于晶圓的第一表面；研磨晶圓的第二表面以形成內部分與環繞內部分的外圍部分，其中內部分的厚度比外圍部分的厚度薄；以及蝕刻內部分以露出導電通孔的第二端。

在本發明的一個或多個實施方式中，晶圓包含硅基板、上硅層以及內埋介質層。硅基板鄰近晶圓的第二表面。上硅層鄰近晶圓的第一表面。內埋介質層設置于硅基板與上硅層之間，其中在研磨之前，導電通孔延伸經過上硅層與內埋介質層。

在本發明的一個或多個實施方式中，在研磨之前，導電通孔還延伸至硅基板的一部分。

在本發明的一個或多個實施方式中，研磨晶圓的第二表面包含研磨晶圓的硅基板。

在本發明的一個或多個實施方式中，蝕刻內部分包含蝕刻硅基板的剩余部分，其中內埋介質層為蝕刻停止層。

在本發明的一個或多個實施方式中，內埋介質層是由二氧化硅所組成。

在本發明的一個或多個實施方式中，導電通孔包含導電柱以及環繞導電柱的絕緣層，其中方法還包含在蝕刻內部分之后，蝕刻導電通孔的絕緣層。

在本發明的一個或多個實施方式中，導電通孔的絕緣層的厚度比晶圓的內埋介質層的厚度薄。

在本發明的一個或多個實施方式中，絕緣層與內埋介質層皆由二氧化硅所組成。

在本發明的一個或多個實施方式中，以濕蝕刻方式蝕刻晶圓的內部分以及蝕刻導電通孔的絕緣層。

在本發明的一個或多個實施方式中，采用不同的濕蝕刻溶液蝕刻晶圓的內部分以及蝕刻導電通孔的絕緣層。

在本發明的一個或多個實施方式中，制造半導體封裝的方法還包含在晶圓的第一表面上形成圖案化金屬層，其中圖案化金屬層電性連接導電通孔。

在本發明的一個或多個實施方式中，制造半導體封裝的方法還包含在晶圓的第一表面上形成焊接塊，其中焊接塊電性連接導電通孔。

在本發明的一個或多個實施方式中，制造半導體封裝的方法還包含在蝕刻內部分時，經研磨的第二表面受到蝕刻，且方法還包含：在晶圓的經蝕刻的第二表面上，形成至少一個焊接球，其中焊接球電性連接導電通孔。

在本發明的一個或多個實施方式中，制造半導體封裝的方法還包含將至少一個封裝元件與晶圓的第一表面結合，其中封裝元件通過焊接塊電性連接導電通孔。