[發明專利]射頻LDMOS晶體管及其制作方法

在審

• 申請號: 201610235235.8
• 申請日: 2016-04-14
• 公開（公告）號: CN105742365A
• 公開（公告）日: 2016-07-06
• 發明（設計）人: 鄧小川;劉冬冬;梁坤元;甘志
• 申請（專利權）人: 東莞電子科技大學電子信息工程研究院
• 主分類號: H01L29/78
• 分類號: H01L29/78;H01L21/336;H01L29/40;H01L29/06
• 代理公司: 成都點睛專利代理事務所(普通合伙) 51232
• 代理人: 敖歡;葛啟函

技術領域

本發明涉及半導體器件，具體是一種射頻應用的LDMOS場效應晶體管及其制作方法。

背景技術

射頻LDMOS(LaterallyDouble-DiffusedMetalOxideSemiconductors，橫向雙擴散晶體管)場效應晶體管是一種應用范圍廣的射頻器件，具有線性度好、功率增益高、耐壓高、匹配性能好、效率高和輸出功率大等優點。廣泛應用于無線通信、移動基站、衛星通信、雷達和導航等領域。

在大功率射頻LDMOS器件應用中，一般希望器件具有大的擊穿電壓、大的輸出功率和高的頻率特性。在射頻LDMOS設計過程中，這要求器件具有大的擊穿電壓、低的導通電阻和小的寄生參數。常規的射頻LDMOS結構如圖1所示。為了提高擊穿電壓，優化器件頻率特性，增大輸出功率，在漂移區上部采用法拉第罩是簡單有效的方法。法拉第罩可以有效屏蔽寄生柵漏電容C_gd，從而有效提高器件的增益。傳統的法拉第罩降低了寄生電容C_gd，同時由于接地的法拉第罩覆蓋在漂移區上方增加了源漏電容C_ds，C_ds增加會降低器件的效率，影響了器件的頻率特性，傳統源場板優化電場的要求又使接地的法拉第罩不能做的太短，這就使源漏電容C_ds進一步增加，使器件頻率特性變差。

發明內容

鑒于以上所述現有技術的缺點，本發明的目的在于一種射頻應用的LDMOS場效應晶體管及其制作方法，在不降低擊穿電壓且不增加柵漏電容C_gd的條件下降低源漏電容C_ds。

本發明技術方案如下：

一種射頻LDMOS晶體管，包含：在P+襯底上方的P型外延層、P+襯底下方的背面金屬電極、P型外延層內部的P阱、P阱左側的P+sinker區、P阱右側的N-漂移區，P阱中N+區構成N+源極，N-漂移區中N+區構成N+漏極，所述P阱中N+源極右側上方至N-漂移區左側上方設有多晶硅柵極，多晶硅柵極下方設有柵氧化層，P+sinker和N+源極的上方設有源極金屬，N+漏極的上方設有漏極金屬，所述多晶硅柵極的上方右側設有法拉第罩，所述法拉第罩包括階梯狀金屬層和沿多晶硅柵極方向排布的多個塊狀金屬層，所述法拉第罩與半導體表面之間設有二氧化硅介質層。

作為優選方式，所述塊狀金屬層與階梯狀金屬層是一次成型的整體。

作為優選方式，所述塊狀金屬層沿多晶硅柵極方向等間距設置。等間距設置可以使沿多晶硅柵極方向的漂移區電場分布具有周期性。

作為優選方式，所述二氧化硅介質層厚度為如果二氧化硅介質層太厚頻率特性會變差，擊穿電壓降低，如果二氧化硅介質層太薄擊穿電壓也會降低。

本發明還提供一種所述的射頻LDMOS晶體管的制作方法，包括以下步驟：

a、在P+襯底上形成P型外延層；

b、在P型外延層中通過離子注入形成P+sinker區；

c、在半導體表面生長一層柵介質二氧化硅，并淀積多晶硅，刻蝕所述多晶硅為柵極形狀從而形成多晶硅柵極；

d、采用離子注入及高溫推結形成P阱，在所述P阱中通過離子注入形成N+源極，采用離子注入形成輕摻雜N-漂移區，在所述輕摻雜N-漂移區中通過離子注入形成N+漏極9；

e、在所述半導體表面淀積二氧化硅介質層；

f、在所述介質層上淀積金屬層，通過刻蝕工藝形成位于多晶硅柵極上方右側的階梯型金屬層以及N-漂移區上方的沿多晶硅柵極方向分布的塊狀金屬層，構成法拉第罩；

g、淀積金屬，刻蝕，形成源極金屬和漏極金屬。

本發明的有益效果為：本發明中的法拉第罩結構包括階梯狀金屬層和多個塊狀金屬層，與傳統結構相比，該結構覆蓋在漂移區上方的源場板面積更小，因此可以在不增加柵漏電容的前提下有效地減少器件的源漏電容，提高器件的頻率特性，并且通過調節分布式金屬場板中的塊狀金屬的長度和之間的間距，可以有效調節下方漂移區電場，使電場分布更加均勻，并降低柵邊緣的電場強度，從而可以提高擊穿電壓。本發明所采用的方法與傳統結構器件制造方法相比，只需改變金屬場板的刻蝕掩模版形狀，不需要增加額外的工藝步驟。

附圖說明

圖1是現有技術中普通的射頻LDMOS結構示意圖；

圖2是本發明的射頻LDMOS晶體管結構示意圖；

圖3是在P+襯底上形成P型外延層的示意圖；

圖4是形成P+sinker區的示意圖；

圖5是形成多晶硅柵極的示意圖；