[發明專利]一種編程及擦除數據控制傳輸電路

有效

• 申請號: 201610233591.6
• 申請日: 2016-04-15
• 公開（公告）號: CN107301876B
• 公開（公告）日: 2021-08-20
• 發明（設計）人: 武曉偉;張玉;李金萍;何曉;陳菲
• 申請（專利權）人: 紫光同芯微電子有限公司
• 主分類號: G11C16/10
• 分類號: G11C16/10;G11C16/14
• 代理公司: 暫無信息
• 代理人: 暫無信息

本發明涉及一種編程及擦除數據控制傳輸電路，包括傳輸路徑電路，電壓生成電路，路徑選通控制電路，編程數據控制電路和數據鎖存電路，其中，傳輸路徑電路由PMOS晶體管P1、PMOS晶體管P2、NMOS晶體管N1、NMOS晶體管N2組成。本發明的傳輸路徑電路采用2個PMOS晶體管和2個NMOS晶體管實現，相對于現有的傳輸路徑電路3個PMOS晶體管和3個NMOS晶體管的實現方式，面積更小。

技術領域

本發明涉及集成電路領域，尤其涉及一種編程及擦除數據控制傳輸電路。

背景技術

非易失性存儲器(NVM)的設計優化中，在滿足功能、性能的前提下，面積優化成為非易失性存儲器研究發展的新方向。

現有的編程及擦除數據控制傳輸電路，如圖1所示，編程及擦除數據控制傳輸電路產生編程或擦除操作GBL上所需的電壓，編程及擦除數據控制傳輸電路100包括傳輸路徑電路101、數據鎖存電路102、電壓生成電路103和路徑選通控制電路104；其中，傳輸路徑電路101和數據鎖存電路102是重復存在的電路，其數量和外部的存儲器陣列匹配。

外部輸入的信號prep、信號prg、信號ers分別為預編程(pre_program)、編程(program)、擦除(erase)的工作狀態控制信號，這三個工作狀態控制信號輸入到電壓生成電路103控制生成vpos_c和vneg_c電壓，經過路徑選通控制電路104生成不同工作狀態下傳輸路徑電路101對應路徑的選通控制信號；外部輸入的編程數據din輸入到編程數據鎖存電路102生成信號hv_yb，用以選通傳輸路徑電路101中對應的路徑；現有編程及擦除數據控制傳輸電路的不同狀態對應的控制關系如表一所示。

表一

由表一可知，在預編程(pre_program)時，信號prep_ctrl選擇器件N3打開，將電壓生成電路103生成的vneg_c(vneg)電壓傳輸到GBL端口；在擦除(erase)時，信號ers_ctrl選擇器件P3打開，將電壓生成電路生成104的vpos_c(vpos)電壓傳輸到GBL端口；在編程(program)時，數據鎖存電路102根據外部輸入數據din的值1或者0，生成對應的信號hv_yb(vpwr或者vneg)，控制器件N2或者器件P1打開，分別將vneg_c(vneg)電壓或者vbl(vinh)電壓傳輸到GBL端口；現有的傳輸路徑電路101需要3個PMOS晶體管和3個NMOS晶體管實現。

發明內容

本發明解決的技術問題是提供一種編程及擦除數據控制傳輸電路，具有更小的面積。

本發明為解決其技術問題采用的技術方案為：

一種編程及擦除數據控制傳輸電路，包括傳輸路徑電路，電壓生成電路，路徑選通控制電路，編程數據控制電路和數據鎖存電路；其中，所述傳輸路徑電路由PMOS晶體管P1、PMOS晶體管P2、NMOS晶體管N1、NMOS晶體管N2組成；

所述PMOS晶體管P1的源極連接到所述電壓生成電路的vbl端口，所述PMOS晶體管P1的漏極連接到所述PMOS晶體管P2的源極，所述PMOS晶體管P2的漏極連接到所述NMOS晶體管N2的漏極，所述NMOS晶體管N2的源極連接到所述NMOS晶體管N1的漏極，所述NMOS晶體管N1的源極連接到所述電壓生成電路的vneg_c端口；

所述PMOS晶體管P1和所述NMOS晶體管N2的柵極連接到一起，并由所述數據鎖存電路控制；

所述路徑選通控制電路產生所述傳輸路徑電路中對應路徑的第一控制信號和第二控制信號，所述第一控制信號控制PMOS晶體管P2的柵極，所述第二控制信號控制NMOS晶體管N1的柵極；