[發明專利]半導體結構及其形成方法

在審

• 申請號: 201610216862.7
• 申請日: 2016-04-08
• 公開（公告）號: CN107275197A
• 公開（公告）日: 2017-10-20
• 發明（設計）人: 李海艇
• 申請（專利權）人: 中芯國際集成電路制造(上海)有限公司;中芯國際集成電路制造(北京)有限公司
• 主分類號: H01L21/265
• 分類號: H01L21/265;H01L23/48;H01L23/482;H01L21/60
• 代理公司: 北京集佳知識產權代理有限公司11227
• 代理人: 高靜,吳敏

技術領域

本發明涉及半導體領域，尤其涉及一種半導體結構及其形成方法。

背景技術

隨著半導體技術的進步，集成電路朝向高集成度、高速度和低功耗的趨勢發展，體硅(Bulk Silicon)襯底以及體硅器件(基于體硅襯底制造的器件)的工藝正接近物理極限，在進一步減小集成電路特征尺寸方面遇到嚴峻挑戰。目前業界認為絕緣體上硅(SOI：Silicon on Insulator)襯底以及SOI器件為取代體硅以及體硅器件的最佳方案之一。

SOI襯底是一種用于集成電路制造的襯底，與目前大量應用的體硅襯底相比，SOI襯底具有很多優勢：采用SOI襯底制成的集成電路的寄生電容小、集成度高、短溝道效應小、速度快，并且還可以實現集成電路中元器件的介質隔離，消除了體硅集成電路中的寄生閂鎖效應。

三維集成電路(3D IC：Three-Dimensional Integrated Circuit)是利用先進的芯片堆疊技術制備而成，其是將具不同功能的芯片堆疊成具有三維結構的集成電路。相較于二維結構的集成電路，三維集成電路的堆疊技術不僅可使三維集成電路信號傳遞路徑縮短，還可以使三維集成電路的運行速度加快；簡言之，三維集成電路的堆疊技術具有以下優點：滿足半導體器件更高性能、更小尺寸、更低功耗以及更多功能的需求。

根據三維集成電路中芯片間的連接方法的不同，使堆疊的芯片能互連的技術分為金屬引線鍵合(Wire Bonding)以及倒裝芯片鍵合(Wafer Bonding)。其中，倒裝芯片鍵合技術具有比金屬引線鍵合技術更短的電連接路徑，能夠提供更優良的熱特性、電特性以及更小的結構尺寸，因此倒裝芯片鍵合技術是目前熱門的關鍵技術之一，以實現不同芯片之間的臨時性或永久性的粘結。

但是，現有倒裝芯片鍵合后的芯片的性能有待優化。

發明內容

本發明解決的問題是提供一種半導體結構及其形成方法，改善倒裝芯片鍵合后的芯片性能。

為解決上述問題，本發明提供一種半導體結構的形成方法。包括如下步驟：提供晶圓，所述晶圓具有第一待鍵合面，且所述晶圓內形成有射頻器件；提供載體晶圓，所述載體晶圓具有第二待鍵合面；對所述第二待鍵合面進行表面處理，將部分厚度的載體晶圓轉化為阻擋層；使所述第一待鍵合面與所述第二待鍵合面相接觸，實現所述晶圓和載體晶圓的鍵合，所述阻擋層用于抑制鍵合后所述載體晶圓內的感應電荷發生移動。

可選的，所述載體晶圓的材料為硅、鍺、鍺化硅、碳化硅、砷化鎵或鎵化銦。

可選的，所述阻擋層為非晶態材料。

可選的，對所述第二待鍵合面進行表面處理的步驟包括：對所述第二待鍵合面進行離子摻雜工藝。

可選的，所述離子摻雜工藝摻雜的離子為重型離子。

可選的，所述離子摻雜工藝摻雜的離子為氬離子、氦離子或氖離子。

可選的，所述離子摻雜工藝摻雜的離子為氬離子，注入的離子能量為30Kev至200Kev，注入的離子劑量為1E15至1E16原子每平方厘米。

可選的，所述形成方法還包括：在所述第一待鍵合面上形成第一鍵合層；形成所述阻擋層后，在所述第二待鍵合面上形成第二鍵合層；實現所述晶圓和載體晶圓的鍵合的步驟中，使所述第一鍵合層與所述第二鍵合層相接觸。

可選的，所述第一鍵合層的材料為氧化硅或氮化硅，所述第二鍵合層的材料為氧化硅或氮化硅。

可選的，提供所述晶圓的步驟包括：形成基底，所述基底包括底層半導體層、位于所述底層半導體層表面的絕緣材料層以及位于絕緣材料層表面的頂層半導體層，所述頂層半導體層包括若干晶體管區域；在所述晶體管區的頂層半導體層部分表面形成柵極結構；在所述柵極結構兩側的晶體管區的頂層半導體層內形成摻雜區；在所述頂層半導體層表面形成第一介質層，所述 第一介質層覆蓋所述柵極結構和摻雜區，且所述第一介質層頂部高于所述柵極結構頂部；在所述摻雜區表面形成貫穿所述第一介質層的第零導電插塞；在所述第一介質層上方形成與第零導電插塞電連接的第零導電層；在所述第一介質層上方形成覆蓋第零導電層的第二介質層，所述第二介質層內形成有與所述第零導電層電連接的互連結構，所述互連結構包括頂部被所述第二介質層暴露出來的頂層導電層，其中，暴露出所述頂層導電層的第二介質層表面為第一待鍵合面。