[發明專利]半導體封裝及半導體封裝基座的制造方法

有效

• 申請號: 201610206320.1
• 申請日: 2013-07-09
• 公開（公告）號: CN105789174B
• 公開（公告）日: 2019-09-03
• 發明（設計）人: 林子閎;許文松;于達人;張垂弘
• 申請（專利權）人: 聯發科技股份有限公司
• 主分類號: H01L23/498
• 分類號: H01L23/498;H05K1/11;H05K3/34
• 代理公司: 北京市萬慧達律師事務所 11111
• 代理人: 白華勝;王蕊

本發明提供一種半導體封裝及半導體封裝基座的制造方法。上述半導體封裝包括導線，內嵌于基座中；導電結構，直接接觸該導線；以及半導體裝置，安置于該導線上方并且連接至該導電結構；其中，該導線作為該基座的互連導線，用于該半導體裝置的輸入/輸出連接。本發明所提出的半導體封裝及半導體封裝基座的制造方法，可改善產品的可靠度和質量。

本申請是2013年07月09日申請的，申請號為201310286640.9的中國發明專利申請的分案申請

技術領域

本發明是有關于一種半導體封裝及半導體封裝基座(base)的制造方法，特別是有關于一種高密度(high density)半導體封裝的基座的制造方法以及半導體封裝。

背景技術

為了確保電子產品或通信設備的小型化和多功能性，通常要求半導體封裝具有小尺寸，以支持多針(multi-pin)連接、高速和高功能。輸入/輸出(I/O)引腳數的增加再加上對高性能集成電路(IC)的需求增加，導致了覆晶封裝體(flip chip packages)的發展。

覆晶技術使用芯片上的凸塊以與封裝基板(substrate)互連。正面朝下的覆晶經過最短的路徑接合至封裝基板。這些技術可以不僅適用于單一芯片封裝技術，也可以適用于更高層數或集成層數的封裝技術，在更高層數或集成層數的封裝技術中的封裝體更大，且這些技術可以適用于容納數個芯片的更復雜的基板，以形成較大的功能單元。使用區域數組(area array)的上述覆晶技術可實現與裝置的更高的密度連接和非常低的電感的封裝體連接。然而，上述覆晶技術要求印刷電路板(PCB)制造商縮小線寬和線距或發展芯片直接接觸(direct chip attach,DCA)半導體。因此，增加輸入/輸出(I/O)連接數量的多功能芯片封裝會導致熱電特性問題，舉例來說，散熱問題、串音(crosstalk)、信號傳輸延遲(Propagation Delay)或射頻(RF)電路的電磁干擾等問題。上述熱電特性問題會影響產品的可靠度和質量。

因此，需要高密度的覆晶封裝和用于高密度的覆晶封裝的印刷電路板(PCB)，以改善上述缺點。

發明內容

有鑒于此，本發明提供一種半導體封裝及半導體封裝基座的制造方法。

依據本發明一實施方式，提供了一種半導體封裝，包括：導線，內嵌于基座中；導電結構，直接接觸該導線；以及半導體裝置，安置于該導線上方并且連接至該導電結構；其中，該導線作為該基座的互連導線，用于該半導體裝置的輸入/輸出連接。

依據本發明一實施方式，提供了一種半導體封裝基座的制造方法，包括：提供載板；在該載板上形成至少一個導線；在該載板上形成額外絕緣材料；以及在該額外絕緣材料上定義圖案，其中該圖案形成于該至少一個導線上；其中，該導線用于導電結構直接接合于其上，從而使得該導線通過該導電結構與半導體裝置連接，該導線作為該基座的互連導線，用于該半導體裝置的輸入/輸出連接。

本發明所提出的半導體封裝及半導體封裝基座的制造方法，可改善產品的可靠度和質量。

附圖說明

圖1-4為根據本發明實施方式的半導體封裝的剖面圖。

圖5a-5e為根據本發明實施方式的半導體封裝的基座的制造方法的剖面圖。

圖6a-6e為根據本發明另一實施方式的半導體封裝的制造方法的剖面圖。

具體實施方式

為了讓本發明的目的、特征、及優點能更明顯易懂，下文特舉較佳的實施方式并配合所附附圖做詳細的說明。本發明說明書提供不同的實施方式來說明本發明不同實施方式的技術特征。其中，實施方式中的各裝置的配置僅用于解釋本發明的目的，并非用以限制本發明。為了簡化說明，附圖中的標號部分重復，然而這種標號部分的重復并不能說明不同實施方式之間的關聯性。