[發明專利]帶有ESD結構的溝槽型半導體器件及其制造方法

有效

• 申請號: 201610201989.1
• 申請日: 2016-03-31
• 公開（公告）號: CN107293486B
• 公開（公告）日: 2020-12-04
• 發明（設計）人: 馬萬里
• 申請（專利權）人: 北大方正集團有限公司;深圳方正微電子有限公司
• 主分類號: H01L21/336
• 分類號: H01L21/336
• 代理公司: 北京同立鈞成知識產權代理有限公司 11205
• 代理人: 陶敏;劉芳

1.一種帶有ESD結構的溝槽型半導體器件的制造方法，其特征在于，包括：

在半導體襯底上形成第一溝槽和第二溝槽；所述第一溝槽的寬度小于所述第二溝槽的寬度；

在形成所述第一溝槽和所述第二溝槽后的半導體襯底上依次形成第一氧化層和第一介質層，且所述第一介質層完全填充所述第一溝槽；

在所述第一介質層上涂覆第一掩膜介質，且所述第一掩膜介質完全填充所述第二溝槽；

去除所述第一溝槽與所述第二溝槽外的所述第一介質層；

去除所述第二溝槽內的所述第一掩膜介質；

在所述第二溝槽內形成靜電放電ESD結構的離子注入區，所述離子注入區包括并列且交替排列的P⁺型區和N⁺型區。

2.根據權利要求1所述的方法，其特征在于，所述半導體襯底自下而上包括：N型襯底、N型外延層；所述在半導體襯底上形成第一溝槽和第二溝槽之前，還包括：

在所述N型外延層上表面生長第二氧化層；所述第二氧化層的生長溫度為900～1100攝氏度，所述第二氧化層的厚度為0.01～0.20微米；

相應的，所述在半導體襯底上形成第一溝槽和第二溝槽包括：根據所述第一溝槽和所述第二溝槽的預置位置，在所述預置位置處對所述第二氧化層和所述N型外延層進行光刻與刻蝕，得到所述第一溝槽和所述第二溝槽；

相應的，所述在半導體襯底上形成第一溝槽和第二溝槽之后，還包括：去除所述N型外延層表面的所述第二氧化層。

3.根據權利要求1所述的方法，其特征在于，所述第一介質層為多晶硅層；相應的，所述在形成所述第一溝槽和所述第二溝槽后的半導體襯底上依次形成第一氧化層和第一介質層包括：

在形成所述第一溝槽和所述第二溝槽后的半導體襯底上生長所述第一氧化層，所述第一氧化層為柵氧化層；

在所述第一氧化層表面生長所述多晶硅層；所述多晶硅層的生長溫度為500～700攝氏度；所述多晶硅層的厚度為0.05～2.0微米。

4.根據權利要求1所述的方法，其特征在于，所述第一掩膜介質為旋涂玻璃SOG或光刻膠。

5.根據權利要求1～4任一項所述的方法，其特征在于，所述在所述第二溝槽內形成有靜電放電ESD結構的離子注入區，所述離子注入區包括并列且交替排列的第一P⁺型區和第一N⁺型區包括：

在所述第二溝槽內的所述第一介質層上的第一預設區域涂覆第二掩膜介質，注入N型離子，以在所述第二溝槽內形成所述ESD結構的所述N⁺型區；去除所述第二掩膜介質；

在所述第二溝槽內的所述第一介質層上的第二預設區域涂覆第三掩膜介質，注入P型離子，以在所述第二溝槽內形成所述ESD結構的所述P⁺型區；去除所述第三掩膜介質；

所述第一預設區域與所述第二預設區域間隔設置，以使所述第二溝槽內形成所述并列且交替排列的所述P⁺型區和所述N⁺型區。

6.根據權利要求5所述的方法，其特征在于，所述N型離子為磷離子；所述磷離子的注入條件為：注入劑量為1.0E15～1.0E16個/cm²；能量為100KEV～150KEV；

所述P型離子為硼離子；所述硼離子的注入條件為：注入劑量為1.0E15～1.0E16個/cm²；能量為50KEV～150KEV。

7.一種帶有ESD結構的溝槽型半導體器件，其特征在于，包括：

在半導體襯底上形成的第一溝槽和第二溝槽；所述第一溝槽的寬度小于所述第二溝槽；

所述第一溝槽內形成有第一氧化層以及位于所述第一氧化層上且填充在所述第一溝槽內的第一介質層；

所述第二溝槽內形成有所述第一氧化層和所述第一介質層，所述第一介質層中形成有靜電放電ESD結構的離子注入區，所述離子注入區包括并列且交替排列的P⁺型區和N⁺型區；

其中，所述第一溝槽和所述第二溝槽內的第一介質層是預先在第一溝槽和第二溝槽內的第一氧化層上形成第一介質層，且所述第一介質層完全填充第一溝槽，在所述第一介質層上涂覆第一掩膜介質，且所述第一掩膜介質完全填充所述第二溝槽，去除所述第一溝槽與所述第二溝槽外的所述第一介質層；去除所述第二溝槽內的所述第一掩膜介質后形成的；

還包括：

位于第二溝槽內且形成在所述第一介質層上的第二介質層；

在所述第二介質層中形成有導電層，所述導電層的底部接觸所述N⁺型區；

在所述第一溝槽中的所述第一介質層上，以及在所述半導體襯底上的所述第一氧化層上形成有所述第二介質層；

在所述第二介質層以及所述第一氧化層中開設有接觸孔，所述接觸孔內填充有所述導電層，所述導電層的厚度范圍是0.01～0.50微米。